KR0170212B1 - 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조 - Google Patents
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Abstract
신규한 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조가 개시되어 있다. 반도체기판 상에 에피택시얼 반도체층을 성장시킨 후, 그 위에 제1마스크층을 형성하고, 사진식각 공정으로 제1마스크층을 패터닝한다. 패터닝된 제1마스크층을 이용하여 에피택시얼 반도체층을 제1깊이로 식각함으로써 트렌치를 형성한다. 트렌치의 내부를 도전체로 매립시킨 후, 제1마스크층을 제거한다. 결과물 상에 제2마스크층을 형성하고 사진식각 공정으로 제2마스크층을 패터닝한다. 패터닝된 제2마스크층을 이용하여 트렌치를 포함한 에피택시얼 반도체층을 제1깊이보다 얕은 제2깊이로 리세스드 식각한다. 리세스드 식각된 에피택시얼 반도체층을 산화시켜서 리세스드 산화막을 형성한 후, 제2마스크층을 제거한다. 트렌치의 측벽반전을 방지하면서 래치업 특성 및 평탄도를 향상시킬 수 있다.
Description
제1도는 종래의 LOCOS 소자분리방법에 의해 제조된 반도체장치의 소자분리구조의 수직 단면도.
제2a도 내지 제2h도는 본 발명에 의한 반도체장치의 소자분리방법을 설명하기 위한 수직 단면도들.
제3도는 본 발명에 의해 제조된 소자분리구조의 수직 단면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘기판 12 : 에피택시얼 실리콘층
15 : 제1마스크층 20 : 트렌치
22 : 채널 스토퍼층 26 : 도전체
31 : 제3마스크층 36 : 리세스드 산화막
본 발명은 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조에 관한 것으로, 특히 리세스드(recessed) 산화법과 트렌치(trench) 기술을 융합하여 평탄도 및 래치업(latch-up) 특성을 향상시킬 수 있는 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조에 관한 것이다.
반도체 회로에서는 반도체기판 상에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다. 이러한 소자분리기술은 소자의 집적도를 극대화하는 방향으로 발전하고 있으며, 이를 위해 소자분리영역의 면적을 극소화하고 액티브영역의 실용면적을 극대화시켜야 한다. 따라서, 소자분리기술은 이러한 목적을 달성하기 위해 다음과 같은 조건들, 즉 ① 소자분리영역의 소형화, ② 버즈비크(bird's beak)와 버즈헤드(bird's head)의 형성방지, ③ 결정결함의 형성방지, ④ 인접한 소자간의 완벽한 소자분리, ⑤ 소자분리 구조의 충분한 평탄화, ⑥ 임의의 소자분리 구조에의 적용가능, ⑦ 단순한 공정 흐름도, 및 ⑧ 원가 절감의 조건들을 만족하여야 한다.
근래까지 가장 많이 사용된 소자분리기술은, 실리콘 부분산화(LOCal Oxidation of Silicon; 이하 LOCOS이라 한다) 방법이다. 제1도는 종래의 LOCOS 소자분리방법에 의해 제조된 반도체장치의 소자분리구조의 수직 단면도이다.
제1도을 참조하면, 종래의 LOCOS 소자분리방법은 실리콘기판(1) 또는 에피택시얼 실리콘층 상에 패드산화막 및 질화막을 차례로 형성하는 단계; 사진식각 공정으로 상기 질화막을 패터닝하는 단계; 상기 패터닝된 질화막에 의해 노출된 상기 실리콘기판을 선택적으로 산화시켜 소자분리막(2)을 형성하는 단계; 및 상기 질화막을 제거하는 단계로 이루어진다. 여기서, 참조부호 3 및 4는 각각, 상기 질화막을 제거한 후 형성되는 N+불순물 영역 및 패드 산화막을 나타낸다.
그러나, 반도체장치의 고속 동작 및 고집적도가 요구되고 있는 추세에서 소자의 설계 규격이 점차 감소됨에 따라, 종래의 LOCOS 소자분리방법에 의하면 전기적 소자분리 및 래치업 문제로 인해 소자 내에서 소자분리영역이 점유하는 면적이 커지게 된다. 종래의 LOCOS 소자분리방법에 의한 문제점들을 상세히 살펴보면 다음과 같다.
① 실리콘기판의 선택적 산화공정시 마스크로 사용되는 질화막 하부에서 패드산화막의 측면으로 산소가 침투하면서 소자분리막의 끝부분에 버즈 비크가 발생하게 된다. 이러한 버즈 비크에 의해 소자분리막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 대문에, 소자분리영역의 면적을 감소시키기가 어렵다.
② 소자분리막의 버즈 비크에 의해 액티브 영역의 채널길이가 짧아지기 때문에 문턱전압(threshold voltage)이 증가하는 협채널효과(narrow channel effect)가 유발되어 트랜지스터의 전기적 특성을 악화시킨다.
③ 소자분리막의 버즈 비크로 인해 표면 토롤로지의 평탄도가 나빠지게 된다.
④ 두꺼운 소자분리막의 형성으로 인해 다량의 결정결함이 발생한다.
⑤ 장시간의 산화공정으로 인해, 소자분리 특성을 강화시키기 위해 산화공정 전에 형성되는 채널 스토퍼(channel stopper)층의 보론이 액티브 영역 쪽으로 확산됨으로써 액티브 영역의 면적이 감소되는 효과를 유발한다.
⑥ 화이트 리본(white ribbon) 현상으로 인해 게이트 산화막이 손상된다.
따라서, 최근에는 LOCOS 소자분리방법의 대안책으로서 트렌치 구조의 적용이 확발해지고 있다. 통상적인 트렌치 소자분리방법은 반응성이온식각(Reactive Ion Etching; 이하 RIE라 한다) 또는 플라즈마 식각과 같은 건식 이방성 식각방법을 이용하여 실리콘기판을 소정깊이로 식각함으로써 좁고 깊은 트렌치를 형성하는 단계와, 산화물 또는 불순물이 도우프되지 않은 폴리실리콘으로 상기 트렌치를 매립하는 단계로 이루어진다.
이러한 트렌치 소자분리방법은 다음과 같은 장점들을 갖고 있다.
① 소자분리막의 측면 침식이 거의 제거되기 때문에 버즈 비크가 감소한다.
② 소자분리 영역의 평탄도가 향상된다.
③ 상보형 모스(CMOS) 소자에서 래치업 민감도가 감소된다.
④ 두꺼운 소자분리막을 형성할 필요가 없으므로 결정결함의 생성이 감소된다.
⑤ 메가비트급 DRAM에서 트렌치 커페시터 구조로 응용할 수 있다.
⑥ 고속 동작이 가능해진다.
그러나, 종래의 트렌치 소자분리방법에 의하면, 트렌치와 더불어 형성되는 수직 및 수평 기생소자들의 전기적 성질에 의해 측벽반전(sidewall inversion)이 유발되어 누설전류가 증가하는 문제가 있다.
한편, 실리콘기판을 얕은 깊이로 식각하여 홈(groove)을 형성한 후 산화시키는 리세스드 산화법이 바이폴라 집적회로 분야에 적용되고 있는데, 이러한 리세스드 산화법에 의해 소자분리영역을 형성하게 되면, 비액티브영역의 면적이 감소될 뿐만 아니라, 콜렉터-접합커패시턴스(Cjc) 및 기판-접합커패시턴스(Cjs)와 같은 기생 접합커패시턴스가 감소되어 속도가 향상된다. 또한, 산화막 성장의 55%가 위쪽으로 진행되는데, 이것이 식각된 공간을 매립하도록 확장되기 때문에 표면 토폴로지의 평탄도가 향상된다. 그러나, 이러한 리세스드 산화법만을 사용할 경우에는 트렌치 소자분리방법에 비해 소자간의 절연효과가 떨어지는 문제가 있다.
따라서, 본 발명의 목적은 트렌치 소자분리방법과 리세스드 산화법을 융합하여 소자분리영역을 형성함으로써, 측벽반전을 방지하면서 래치업 특성 및 평탄도를 향상시킬 수 있는 반도체장치의 소자분리방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체장치의 소자분리방법에 의해 제조된 반도체장치의 소자분리구조를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 에피택시얼 반도체층을 성장시키는 단계;
상기 에피택시얼 반도체층 상에 제1마스크층을 형성하고, 사진식각 공정으로 상기 제1마스크층을 패터닝하는 단계;
상기 패터닝된 제1마스크층을 이용하여 상기 에피택시얼 반도체층을 제1깊이로 식각함으로써 트렌치를 형성하는 단계;
상기 트렌치의 내부를 도전체로 매립시키는 단계;
상기 제1마스크층을 제거하는 단계;
상기 결과물 상에 제2마스크층을 형성하고, 사진식각 공정으로 상기 제2마스크층을 패터닝하는 단계;
상기 패터닝된 제2마스크층을 이용하여 상기 트렌치를 포함한 에피택시얼 반도체층을 상기 제1깊이보다 얕은 제2깊이로 리세스드 식각하는 단계;
상기 리세스드 식각된 에피택시얼 반도체층을 산화시켜서 리세스드 산화막을 형성하는 단계; 및
상기 제2마스크층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법을 제공한다.
상기 제1 및 제2마스크층은 열적 산화막, 실리콘질화막 및 화학기상증착(chemical vapor deposition; 이하 CVD라 한다) 산화막의 복합층으로 이루어진 것이 바람직하다. 상기 CVD 산화막은 상기 트렌치의 내부를 도전체를 매립하는 단계 전에 제거하는 것이 바람직하다.
상기 트렌치의 내부를 도전체로 매립시키는 단계는, 이온주입 공정으로 상기 트렌치 하부의 에피택시얼 반도체층에 채널 스토퍼층을 형성하는 단계; 상기 트렌치의 측벽 상에 산화막을 성장시키는 단계; 상기 트렌치의 내부를 매립하도록 결과물 전면에 도전체를 침적하는 단계; 및 상기 도전체를 식각하여 상기 트렌치의 내부에만 상기 도전체를 남기는 단계로 이루어진 것이 바람직하다.
상기 도전체는 불순물이 도우프되지 않은 폴리실리콘으로 형성하는 것이 바람직하다.
상기 제2마스크층은 열적 산화막, 실리콘질화막 및 CVD 산화막이 차례로 적층되어 형성된 복합층으로 이루어진 것이 바람직하다. 상기 CVD 산화막은 상기 리세스드 산화막을 형성하는 단계 전에 제거하는 것이 바람직하다.
상기 트렌치를 포함한 에피택시얼 반도체층을 리세스드 식각하는 단계는 습식 등방성 식각방법으로 이루어지는 것이 바람직하다.
또한, 상기 다른 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 형성된 에피택시얼 반도체층; 상기 에피택시얼 반도체층에 제1깊이로 형성된 트렌치; 상기 트렌치의 내부를 매립하는 도전체; 상기 트렌치를 포함한 에피택시얼 반도체층에 상기 제1깊이보다 얕은 제2깊이로 형성된 리세스부; 및 상기 리세스부 상에 형성된 리세스드 산화막을 구비하는 것을 특징으로 하는 반도체장치의 소자분리구조를 제공한다.
상기 트렌치의 측벽과 도전체 상에 형성된 산화막을 더 구비할 수 있다.
상기 트렌치 하부의 에피택시얼 반도체층에 형성된 채널 스토퍼층을 더 구비할 수 있다.
본 발명은 트렌치 소자분리방법과 리세스드 산화법을 융합하여 소자분리를 형성함으로써, 종래의 트렌치 소자분리방법에 의해 유발되는 측벽반전 문제를 방지하면서 래치업 특성 및 평탄도를 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제2a도 내지 제2h도는 본 발명에 의한 반도체장치의 소자분리방법을 설명하기 위한 수직 단면도들이다.
제2a도는 에피택시얼 실리콘층(12) 및 제1마스크층(15)을 형성하는 단계를 도시한다. P-형 실리콘기판(10) 상에 에피택시얼 기법으로 실리콘층(12)을 성장시킨 후, 그 위에 제1패드산화막(14)을, 예컨대 열적 산화법으로 성장시킨다. 이어서, 상기 제1패드산화막(14) 상에 제1실리콘질화막(16) 및 제1저온산화막(low temperature oxide; 이하 LTO라 한다)(18)을 차례로 CVD 방법에 의해 전면 침적한다. 그 결과, 제1패드산화막(14), 제1실리콘질화막(16) 및 제1LTO막(18)로 이루어진 제1마스크층(15)이 형성된다. 상기 제1마스크층(15)은 후속 트렌치 건식식각동안 손상되지 않고 그대로 남아있어야 하는데, 열적 산화막, CVD 질화막 및 DVD 산화막의 복합층이 가장 많이 사용되고 있다. 다음에, 웨이퍼의 배면(backside)에 침적된 제1실리콘질화막(16)을 제거한다. 이는 후속 공정에서 웨이퍼의 센싱(sensing)을 상기 제1실리콘질화막(16)이 방해하기 때문에 이를 제거해주기 위함이다.
제2b도는 제1마스층(15)을 패터닝하는 단계를 도시한다. 상기 제1마스크층(15)이 형성된 결과물 전면에 포토레지스트를 도포한 후 이를 노광 및 현상하여 제1포토레지스트 패턴(19)을 형성한다. 이어서, 상기 제1포토레지스트 패턴(19)을 식각마스크로 사용하여 그 하부의 제1마스크층(15), 즉 제1LTO막(18), 제1실리콘질화막(16) 및 제1패드산화막(14)을 차례로 건식식각한다.
제2c도는 트렌치(20)를 형성하는 단계를 도시한다. 상기 제1포토레지스트 패턴(19)을 제거한 후, 패터닝된 제1마스크층(15)을 식각 마스크로 사용하여 노출된 에피택시얼 실리콘층(12)을 RIE 방식으로 건식 이방성식각함으로써 트렌치(20)를 형성한다. 이어서, P형 불순물, 예컨대 보론을 이온주입하여 상기 트렌치(20) 하부의 에피택시얼 실리콘층에 채널 스토퍼층(22)을 형성한다. 상기 채널 스토퍼층(22)은 트렌치(20) 양단간의 분리특성을 강화시키는 역할을 한다.
제2d도는 도전체(26)를 매립하는 단계를 도시한다. 상기 제1LTO막(18)을 습식식각 방법으로 제거한 후, 열적 산화법으로 상기 트렌치(20)의 측벽 상에 산화막(24)을 성장시킨다. 상기 산화막(24)은 트렌치 식각단계 동안의 고에너지 이온폭격에 의해 야기된 실리콘 손상을 제거하는 역할을 한다. 이어서, 상기 트렌치(20)의 내부를 매립하면서 상기 제1실리콘질화막(16)을 기준으로 일정한 두께를 갖도록 결과물 전면에 도전체(26), 예컨대 불순물이 도우프되지 않은 폴리실리콘을 CVD 방법으로 침적한다.
제2e도는 제2마스크층(31)을 형성하는 단계를 도시한다. 상기 제1도전체(26)가 형성된 결과물 상에 포토레지스트(도시되지 않음)를 도포한 후, 웨이퍼의 배면에 침적된 도전체(26)를 제거한다. 이는 웨이퍼의 센싱을 위함이다. 이어서, 상기 포토레지스트를 제거하고, 상기 도전체(26)를 폴리싱(polishing)하여 트렌치(20)의 내부에만 도전체(26)를 남긴다. 다음에, 상기 제1실리콘질화막(16) 및 제1패드산화막(14)을 제거한 후, 결과물 전면에 열적 산화법으로 제2패드산화막(28)을 다시 형성한다. 이어서, 상기 제2패드산화막(28) 상에 제2실리콘질화막(30) 및 제2LTO막(32)을 차례로 CVD 방법으로 침적함으로써, 제2마스크층(31)을 형성한다. 계속해서, 웨이퍼의 센싱을 위해 웨이퍼의 배면에 침적된 제2실리콘질화막(30)을 제거한다. 다음에, 상기 결과물 상에 포토레지스트를 도포한 후, 액티브 마스크를 이용하여 이를 노광 및 현상함으로써 액티브 영역을 정의하는 제2포토레지스트 패턴(33)을 형성한다.
제2f도는 상기 제2포토레지스트 패턴(33)을 식각 마스크로 사용하여 제2마스크층(31), 즉 제2LTO막(32), 제2실리콘질화막(30) 및 제2패드산화막(28)을 차례로 건식식각하는 단계를 도시한다. 이어서, 상기 제2포토레지스트 패턴(33)을 제거한다.
제2g도는 상기 패터닝된 제2마스크층(31)을 식각마스크로 사용하여 노출된 에피택시얼 실리콘층(12)을 습식 등방성 식각방법으로 기울기를 주면서 상기 트렌치(20)보다 얕은 깊이로 리세스드 식각하는 단계를 도시한다. 이어서, 상기 제2LTO막(32)을 제거한 후, 결과물 전면에 열적 산화법을 실시하여 제3패드산화막(34)을 형성한다.
제2h도는 리세스드 산화막(36)을 형성하는 단계를 도시한다. 상기 제2실리콘질화막(30)을 산화방지마스크로 사용하여 열적 산화법으로 상기 리세스드 식각된 에피택시얼 실리콘층(12)을 산화시킴으로써, 리세스드 산화막(36)을 형성한다. 이어서, 상기 제2실리콘질화막(30) 및 제3패드산화막(34)을 제거한 후, 상기 리세스드 산화막(36)을 이온주입 방지 마스크로 사용하여 N형 불순물을 이온주입함으로써, N+불순물영역(38)을 형성한다. 다음에, 상기 결과물 전면에 열적 산화법으로 제4패드산화막(40)을 다시 형성한다.
제3도는 본 발명에 의해 제조된 소자분리구조의 수직 단면도이다.
제3도를 참조하면, 본 발명에 의한 소자분리구조는 실리콘기판 상에 형성된 에피택시얼 실리콘층(12)에 제1깊이로 트렌치(20)가 형성되어 있다. 상기 트렌치(20)의 측벽 상에는 산화막(24)이 형성되어 있고, 그 내부는 도전체(26), 예컨대 불순물이 도우프되지 않은 폴리실리콘리으로 매립되어 있다. 상기 트렌치(20) 하부의 에피택시얼 반도체층에는 트렌치 양단간의 분리를 위한 채널 스토퍼층(22)이 형성되어 있다. 상기 트렌치(20)를 포함한 에피택시얼 반도체층에는 상기 제1깊이보다 얕을 제2깊이로 리세스부가 형성되어 있으며, 상기 리세스부 상에 리세스드 산화막(36)이 형성되어 있다.
따라서, 상술한 바와 같이 본 발명에 의하면, 트렌치 소자분리방법과 리세스드 산화법을 융합하여 소자분리를 형성함으로써, 종래의 트렌치 소자분리방법만 적용했을 때 생길 수 있는 측벽반전 문제를 채널스토퍼 이온주입을 실시하고 트렌치의 두께를 늘리며 리세스드 산화막을 형성시킴으로써 방지할 수 있다. 리세스드 산화법을 적용함으로써, 비액티브영역의 면적을 감소시켜서 소자의 집적도를 증가시킬 수 있을 뿐만 아니라, 콜렉터-접합커패시턴스(Cjc) 및 기판-접합커패시턴스(Cjs)와 같은 기생 접합커패시턴스를 감소시켜서 고속특성을 향상시킬 수 있다. 또한, 트렌치 소자분리방법을 적용하여 CMOS 소자에서의 래치업 민감도를 감소시킴으로써, 메가비트급 DRAM 장치에도 적용할 수 있다. 더우기, 트렌치 소자분리방법과 리세스드 산화법을 모두 사용함으로써 평탄도 측면에서 매우 우수한 소자분리를 얻을 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (11)
- 반도체기판 상에 에피택시얼 반도체층을 성장시키는 단계; 상기 에피택시얼 반도체층 상에 제1마스크층을 형성하고, 사진식각 공정으로 상기 제1마스크층을 패터닝하는 단계; 상기 패터닝된 제1마스크층을 이용하여 상기 에피택시얼 반도체층을 제1깊이로 식각함으로써 트렌치를 형성하는 단계; 상기 트렌치의 내부를 도전체로 매립시키는 단계; 상기 제1마스크층을 제거하는 단계; 상기 결과물 상에 제2마스크층을 형성하고, 사진식각 공정으로 상기 제2마스크층을 패터닝하는 단계; 상기 패터닝된 제2마스크층을 이용하여 상기 트렌치를 포함한 에피택시얼 반도체층을 상기 제1깊이보다 얕은 제2깊이로 리세스드 식각하는 단계; 상기 리세스드 식각된 에피택시얼 반도체층을 산화시켜서 리세스드 산화막을 형성하는 단계; 및 상기 제2마스크층을 제거하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 제1마스크층은 열적 산화막, 실리콘질화막 및 화학기상증착 산화막이 차례로 적층되어 형성된 복합층으로 이루어진 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제2항에 있어서, 상기 화학기상증착 산화막은 상기 트렌치의 내부를 도전체를 매립하는 단계 전에 제거하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 트렌치의 내부를 도전체로 매립시키는 단계는, 이온주입 공정으로 상기 트렌치 하부의 에피택시얼 반도체층에 채널 스토퍼층을 형성하는 단계; 상기 트렌치의 측벽 상에 산화막을 성장시키는 단계; 상기 트렌치의 내부를 매립하도록 결과물 전면에 도전체를 침적하는 단계; 및 상기 도전체를 식각하여 상기 트렌치의 내부에만 상기 도전체를 남기는 단계로 이루어진 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 도전체는 불순물이 도우프되지 않은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 제2마스크층은 열적 산화막, 실리콘질화막 및 화학기상증착 산화막이 차례로 적층되어 형성된 복합층으로 이루어진 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제6항에 있어서, 상기 화학기상증착 산화막은 상기 리세스드 산화막을 형성하는 단계 전에 제거하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제1항에 있어서, 상기 트렌치를 포함한 에피택시얼 반도체층을 리세스드 식각하는 단계는 습식 등방성 식각방법으로 이루어지는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 반도체기판 상에 형성된 에피택시얼 반도체층; 상기 에피택시얼 반도체층에 제1깊이로 형성된 트렌치; 상기 트렌치의 내부를 매립하는 도전체; 상기 트렌치를 포함한 에피택시얼 반도체층에 상기 제1깊이보다 얕은 제2깊이로 형성된 리세스부; 및 상기 리세스부 상에 형성된 리세스드 산화막을 구비하는 것을 특징으로 하는 반도체장치의 소자분리구조.
- 제9항에 있어서, 상기 트렌치의 측벽과 도전체 상에 형성된 산화막을 더 구비하는 것을 특징으로 하는 반도체장치의 소자분리구조.
- 제9항에 있어서, 상기 트렌치 하부의 에피택시얼 반도체층에 형성된 채널 스토퍼층을 더 구비하는 것을 특징으로 하는 반도체장치의 소자분리구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950061311A KR0170212B1 (ko) | 1995-12-28 | 1995-12-28 | 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950061311A KR0170212B1 (ko) | 1995-12-28 | 1995-12-28 | 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970053452A KR970053452A (ko) | 1997-07-31 |
| KR0170212B1 true KR0170212B1 (ko) | 1999-03-30 |
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ID=19445860
Family Applications (1)
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| KR1019950061311A KR0170212B1 (ko) | 1995-12-28 | 1995-12-28 | 반도체장치의 소자분리방법 및 이에 의해 제조된 소자분리구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0170212B1 (ko) |
-
1995
- 1995-12-28 KR KR1019950061311A patent/KR0170212B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR970053452A (ko) | 1997-07-31 |
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