KR950005273B1 - 반도체장치의 제조방법 - Google Patents

Abstract

내용없음.

Description

반도체장치의 제조방법

제1도는 종래 기술에 따른 반도체장치의 단면도.

제2도는 (a) 내지 제2도 (d)는 종래 기술에 따른 반도체장치의 제조공정도.

제3도는 (a) 내지 제3도 (g)는 이 발명에 따른 반도체장치의 일실시예를 나타내는 제조공정도이다.

이 발명은 반도체장치의 제조방법에 관한 것으로, 더욱 상세하게는 트렌치(trench) 분리 영역을 구현함에 있어서 깊은 트렌치 분리홈 및 얕은 트렌치 분리홈을 동시에 형성하는 반도체장치의 제조방법에 관한 것이다.

최근 반도체장치의 고집적화, 메모리 용량의 증가등의 추세에 따라 반도체장치의 미세패턴 기술의 발달이 필수적이다. 특히, 반도체장치에서 많은 면적을 차지하는 소자분리영역의 면적을 최소화하는 것이 중요한 과제가 되고 있다.

이러한 소자분리영역을 형성하는 소자분리의 기술에는 선택산화법(Local Oxidation of Silicom ; 이하 LOCOS라 한다), 스와미(Side Wall Masked Isolation), 세폭스(Selective Polysilicon Oxidation ; 이하 SEPOX라 한다)등의 넓은 소자분리 면적을 갖는 방법이 있다. 또한, 트렌치에 의한 소자분리 방법 및 선택적 에피택셜 방법등에 의한 좁은 소자분리 면적을 갖는 방법이 있다.

이러한 소자분리 방법중 상기 SEPOX방법은 다결정 실리콘을 산화시켜 필드 산화막(field oxidation)을 형성하는 것으로서, 상기 LOCOS방법에 비해 버즈 비크(bird's beak)가 작게 되므로 스트레스(stress)등에 의해 반도체 기판의 표면에 발생되는 결함(defect)을 최소화할 수 있는 장점이 있으나 한편으로 제조공정이 복잡한 문제점이 있다.

또한, 상기 트렌치에 의한 소자분리방법은 상기 LOCOS방법에 의해 형성된 것과 같은 깊이의 필드 산화막에 비하여 소자분리 면적이 매우 좁게 형성된다. 그리고 또 CMOS구조에서 래치 업(latch-up)현상을 방지할 수 있는 특성이 있다.

따라서 반도체장치의 제조 공정에 있어서, 트렌치 분리영역은 CMOS에서 래치 업 방지를 위한 p-채널(channel) 소자와 n-채널 소자간의 분리방법 및 바이폴라(Bipolar) 소자간의 분리방법으로 널리 사용된다.

제1도는 트렌지 분리에 의한 종래의 일반적인 바이폴라 트랜지스터의 구조를 나타내는 단면도로서, 상기 바이폴라 트랜지스터는 npn구조를 갖는다. p형 실리콘 기판(10)상에 n⁺형 매몰층(buried layer)(12)이 형성되어 있고, 그 위에 콜렉터 영역인 n형 에피택셜층(epitaxial layer)(14)과 p형 베이스 영역(16)이 형성 되어 있다. 또한 상기 베이스 영역(16)내에는 n⁺형 에미터 영역(18)이 형성되어 있다. 그리고 절연용의 산화막(SiO₂)(20)을 사이에 두고 n⁺형 콜렉터 접촉영역(22)이 형성되어 있다. 그리고 또한 외부와의 격리를 위한 깊은 트렌치 분리 영역(24)이 형성되어 있다.

이와 같이 구성된 바이폴라 트랜지스터는 콜렉터 전극(C)에 이르는 직렬저항을 줄이기 위하여 n⁺형 매몰층(12), n⁺형 콜렉터 접촉 영역(22)을 형성시켜 주었다. 그리고 디바이스(device)의 기생용량을 줄이기 위해 산화막(20)으로 콜렉터-베이스간을 격리시켜 주었다.

이 경우, 상기 산화막(20)을 형성하기 위해서는 추가적인 열산화 공정이 필요할 뿐만아니라 소자의 면적이 커지게 되는 문제점이 있었다.

따라서 이와 같은 문제점을 완화시키기 위하여 제안된 것이 얕은 트렌치 분리홈을 이용한 소자 분리 방법으로, 소자 분리형의 깊은 트렌치 분리홈이 매몰층을 관통하여 형성되는데 비하여 얕은 트렌치 분리홈은 에피택셜층만을 관통하여 형성함으로써 콜렉터-베이스간을 격리시켜 주었다.

상기한 구조를 갖는 바이폴라 트랜지스터의 제조방법으로는 IBM사의 Technical Disclosure Bulletin, Vol.21(1978)에 게재되어 있다.

따라서 상기한 문헌에 게재된 내용을 참고로 하여 제2도(a) 내지 제2도(d)를 참조하여 설명하면 다음과 같다.

먼저, 제2도의 (a)에 나타낸 바와 같이, n⁺형 매몰층(n⁺) 및 콜렉터 영역인 n형 에피택셜층(n)이 형성된 p형 실리콘 기판(p)(10)의 주 표면위에 산화막(30), 다결정 실리콘층(32) 및 질화막(34)을 침적한다. 그다음 통상의 포토리소그래피(photolithography) 공정에 의해 트렌치 분리 영역을 제외한 부분의 상기 질화막(34)을 선택적으로 에칭 제거한 후, 열산화 공정을 실시하여 열산화막(36)을 형성한다.

이어, 제2도의 (b)에 나타낸 바와 같이, 통상의 포토리소그래피공정에 의해 상기 성장한 열산화막(36)의 얕은 트렌치 분리 영역이 되는 부분(38)만을 에칭 제거한다. 이 경우 소정 두께의 산화막(36)을 잔존시킨다.

그 다음에는, 제2도의 (c)에 나타낸 바와 같이, 다시 포토리소그래피공정을 실시하여 깊은 트렌치 영역이 되는 부분의 산화막(36)을 에칭 제거한 후, 비등방성 에칭에 의해 트렌치 분리홈(40),(42)들을 형성한다. 이 경우, 트렌치 분리홈(40),(42)들은 얕은 트렌치 분리 영역(38)의 산화막(36)에 의해 깊이가 다른 상태로 형성되게 된다. 이 때문에 깊이에 있어서 차이가 생기게 된다.

계속해서, 제2도의 (d)에 나타낸 바와 같이, 상기 질화막(34)을 제거한 후에 절연물질을 이용하여 상기 트렌치 분리홈(40),(42)들 내부를 채운다. 그 다음 통상적인 공정에 의해 바이폴라 트랜지스터 베이스 영역(B), 콜렉터 영역(C) 및 에미터 영역(E)을 각각 형성한다.

이와 같은 반도체장치의 제조 방법에 따른 종래 기술에 의하면 트렌치 분리 구조의 형성시에 있어서 몇가지 문제점들이 있었다.

첫째, 얕은 트렌치 분리 영역의 산화막을 소정의 두께만을 남기고 에칭 제거하는데, 이는 산화막과 실리콘 표면과의 식각비를 이용하여 트렌치의 깊이에 차이를 두려는 목적으로 실시하게 되는 것이나 산화막의 에칭 공정시에 있어서 잔존하는 산화막의 두께를 조절하는데 어려움이 있었으며, 또한 이러한 이유로 인하여 얕은 트렌치 분리홈의 에칭시에 있어서 깊이에 영향을 받게 된다.

둘째, 얕은 트렌치 분리 영역 및 깊은 트렌치 분리 영역을 각각 통상의 포토리소그래피 공정을 실시하여 형성하게 되므로 동시에 구현한다고 볼 수 없다.

셋째, 산화막을 이용한 트렌치 에칭 공정시에 마스크층인 질화막과 에칭 물질인 산화막의 식각 선택비가 떨어질 경우 기판 전면이 에칭될 가능성이 있다.

이 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 이 발명의 목적은 깊은 트렌치 분리 영역과 얕은 트렌치 분리 영역에 임의로 단차를 주어 깊은 트렌치 분리 영역과 얕은 트렌치 분리 영역을 동시에 형성할 수 있는 반도체장치의 제조방법을 제공하는데 있다.

이 발명의 또 다른 목적은 소자의 미세화가 가능하고, 간단한 제조 공정으로 높은 신뢰성을 얻을 수 있는 반도체장치의 제조방법을 제공하는데 있다.

상기한 목적을 달성하기 위하여 이 발명에 따른 반도체장치의 제조방법은, 반도체 기판의 주 표면상에 얕은 트렌치 분리 영역으로 될 부분에 다결정 실리콘층을 형성하는 공정과, 상기 반도체 기판의 주 표면과 다결정 실리콘층위에 완충 산화막과 내산화막을 형성하는 공정과, 통상의 포토리소그래피 공정에 의해 상기 반도체 기판의 주 표면에 트렌치 분리 영역이 될 부분의 상기 내산화막을 패턴화 하는 공정과, 상기 내산화 막을 마스크로 하여 상기 반도체 기판을 산화시킴으로써 전면에 열산화막을 형성하는 공정과, 상기 열산화막을 마스크로 하여 상기 반도체 기판내에 트렌치 분리 홈을 형성하는 공정과, 상기 열산화막을 제거한 후 얇게 산화막을 형성하는 공정과, 상기 기판 표면에 절연물을 적층하여 트렌치 분리 홈을 채우는 공정과, 상기 반도체 기판을 평탄화하는 공정과, 상기 기판위에 통상적인 콘택공정과 배선공정을 실시하는 공정으로 이루어지는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 이 발명에 따른 반도체장치 제조방법의 일실시예를 상세하게 설명한다.

제3도(a) 내지 제3도(g)는 이 발명에 따른 반도체장치의 제조공정도를 나타낸 것이다.

먼저, 제3도의 (a)에 나타낸 바와 같이, 실리콘 기판(50)상에 다결정 실리콘층(52)을 소정의 두께 만큼 침적시킨 후, 통상의 포토리소그래피 공정에 의해 얕은 트렌치 영역이 되는 부분만을 남겨두고 에칭 제거한다. 그 다음 상기한 공정의 결과적인 구조의 전 표면에 절연용의 완충 산화막(54)을 형성하고, 그 위에 내산화막(56)을 침적시킨다.

이 경우, 상기 반도체 기판(50)은 바이폴라 트랜지스터의 제조 기술에서 일반화된 구조를 갖는다. 즉, npn형 바이폴라 트랜지스터 구조에서는 p형 실리콘 기판(p)상에 통상의 이온주입과 확산 공정을 통해 n⁺형 매몰층(n⁺)이 형성되고, 그 위에 n형 에피택셜층(n)을 성장시킨 구조이다. 또한, 상기 기판(50)의 주 표면 위에 형성된 내산화막(56)은 질화막(Si₃N₄)으로 이루어지며, 통상적으로 완충 산화막(54)을 얇게 형성한 후 적층한다.

이어, 제3도의 (b)에 나타낸 바와 같이, 통상의 포토리소그래피 기술을 이용하여 트렌치 분리 영역을 제외한 나머지 영역에 형성된 상기 내산화막(56)을 선택적으로 에칭 제거한다. 이 경우, 트렌치 분리 영역이 되는 부분을 패턴화한 것이다.

그 다음에는, 제3도의 (c)에 나타낸 바와 같이, 상기 내산화막(56)을 마스크로 하여 열산화 공정을 실시하여 기판(50)의 전면에 열산화막(58)을 형성한다. 이때, 상기 열산화막(58)의 두께는 이후의 공정인 트렌치 분리 홈의 형성시에 사용된는 에칭 마스크가 될 수 있을 정도의 두께가 되게 성장시킨다.

계속해서, 제3도의 (d)에 나타낸 바와 같이, 상기 열산화막(58)을 마스크로 하여 상기 내산화막(56) 및 완충 산화막(54)을 에칭 제거한다. 그 다음 트렌치 분리 영역이 되는 부분의 실리콘 기판(50) 및 다결정 실리콘층(52)의 소정 부분을 비등방성 에칭에 의해 홈(60),(62)들을 형성한다. 이 경우, 상기 다결정 실리콘층(52)의 두께 만큼 다른 표면 높이를 갖는 단차를 형성하게 된다. 따라서 이러한 단차에 의해 얕은 트렌치분리홈(60)과 깊은 트렌치 분리 홈(62)의 깊이가 다른 상태로 형성되게 된다. 즉, 얕은 트렌치 분리 홈(60)과 깊은 트렌치 분리 홈(62)의 깊이 차이가 나타나게 된다. 또한, 비등방성 에칭은 미세 패턴의 가공에 적합하며 다결정 실리콘층이나 질화막과 같이 화학적 에칭등 직접 포토레지스트를 마스크로서 이용할 수 없는 것에 유용하게 사용되는 플라즈마 에칭(plasma etching)법 또는 반응성 이온에칭(RIE : Reactive Ion Etching)법을 이용한다.

이어서, 제3도의 (e)에 나타낸 바와 같이, 선택적으로 남겨진 열산화막(58)을 제거한 후, 상기 기판(50)의 전면에 얇게 산화막(64)을 형성한다. 그 다음, 상기 기판(50)의 전면에 통상의 CVD(Chemical Vapor Deposition)법으로 다결정 실리콘 또는 산화막 등의 절연물(66)을 침적하여 트렌치 분리 홈(60),(62)들을 채운다.

그 다음에는, 제3도의 (f)에 나타낸 바와 같이, 상기 절연물(66)을 에치 백(etchback) 또는 폴리싱(polishing)하여 실리콘 기판(50)의 표면을 평탄하게 만든다. 이 경우, 얕은 트렌치 및 깊은 트렌치 분리 영역이 되는 홈(60),(62)들 내의 절연물(66)만 남도록 한다. 이와 같은 공정에 의해 얕은 트렌치 분리 영역(68)과 깊은 트렌치 분리 영역(70)을 완성한다.

계속해서, 제3도의 (g)에 나타낸 바와 같이, 이와 같은 공정후 상기 실리콘 기판(50)상에 이산화 실리콘(SiO₂)의 산화막(72)을 침적한 후 통상적인 콘택 공정과 배선공정을 실시하여 바이폴라 트랜지스터의 에미터 전극(E), 베이스 전극(B), 콜렉터 전극(C)을 형성한다.

이상과 같이 이루어진 반도체장치의 제조방법에 의하면 다결정 실리콘층에 의한 표면의 단차를 이용하여 바이폴라 트랜지스터의 깊은 트렌치 분리 홈과 얕은 트렌치 분리 홈을 동시에 형성함으로써 통상적인 포토리소그래피 공정을 줄일 수 있는 반도체장치의 제조방법을 제공할 수 있게 된다.

즉, 이 발명의 반도체장치의 제조방법에 의하면, 소자의 미세화가 가능함과 더불어 간단한 제조공정으로 신뢰성이 높은 반도체장치를 제조할 수 있게 된다.

또한, 이 발명은 기술적 요지를 이탈하지 않는 범위내에서 상기한 실시예를 여러가지로 변형하여 실시할 수 있게 된다.

Claims (11)

1. 트렌치 분리 영역을 가지는 반도체장치의 제조방법에 있어서, 반도체 기판의 주 표면상에 얕은 트렌치 분리 영역으로 될 부분에 다결정 실리콘층을 형성하는 공정과, 상기 반도체 기판의 주 표면과 다결정 실리콘층위에 완충 산화막과 내산화막을 형성하는 공정과, 통상의 포토리소그래피 공정에 의해 상기 반도체 기판의 주 표면에 트렌치 분리 영역이 될 부분의 상기 내산화막을 패턴화 하는 공정과, 상기 내산화막을 마스크로 하여 상기 반도체 기판을 산화시킴으로써 전면에 열산화막을 형성하는 공정과, 상기 열산화막을 마스크로 하여 상기 반도체 기판내에 트렌치 분리 홈을 형성하는 공정과, 상기 열산화막을 제거한 후 얇게 산화막을 형성하는 공정과, 상기 기판 표면에 절연물을 적층하여 트렌치 분리 홈을 채우는 공정과, 상기 반도체 기판을 평탄화하는 공정과, 상기 기판위에 통상적인 콘택공정과 배선공정을 실시하는 공정으로 이루어지는 반도체장치의 제조방법.
2. 제1항에 있어서, 내산화막은 질화막(Si₃N₄)으로 된 반도체 방치의 제조방법.
3. 제1항에 있어서, 내산화막은 완충 산화막을 얇게 형성한 후 적층하는 반도체장치의 제조방법.
4. 제1항에 있어서, 열산화막은 트렌치 분리 홈의 에칭 마스크가 될 수 있을 정도의 두께로 된 반도체 장치의 제조방법.
5. 제1항에 있어서, 트렌치 분리 홈은 비등방성 에칭 공정에 의해 형성하는 반도체장치의 제조방법.
6. 제5항에 있어서, 비등방성 에칭은 플라즈마 에칭 또는 반응성 이온 에칭법을 이용한 반도체장치의 제조방법.
7. 제1항에 있어서, 트렌치 분리 홈은 얕은 트렌치 분리홈과 갚은 트렌치 분리홈으로 이루어진 반도체 장치의 제조방법.
8. 제7항에 있어서, 얕은 트렌치 분리홈과 깊은 트렌치 분리홈은 비등방성 에칭 공정에 의해 동시에 형성할 수 있는 반도체장치의 제조방법.
9. 제1항에 있어서, 트렌치 분리 홈은 다결정 실리콘층의 두께만큼 깊이 차이를 갖는 반도체장치의 제조방법.
10. 제1항에 있어서, 절연물은 다결정 실리콘 또는 산화막으로 된 반도체장치의 제조방법.
11. 제1항에 있어서, 평탄화 공정은 에치 백(etchback) 또는 폴리싱(polishing)에 의해 수행되는 반도체 장치의 제조방법.