JPH06151727A - ＢｉＣＭＯＳ集積回路用のＳＯＩ構造 - Google Patents

ＢｉＣＭＯＳ集積回路用のＳＯＩ構造

Info

Publication number
JPH06151727A
JPH06151727A JP5134747A JP13474793A JPH06151727A JP H06151727 A JPH06151727 A JP H06151727A JP 5134747 A JP5134747 A JP 5134747A JP 13474793 A JP13474793 A JP 13474793A JP H06151727 A JPH06151727 A JP H06151727A
Authority
JP
Japan
Prior art keywords
region
silicon
integrated circuit
trenches
circuit structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5134747A
Other languages
English (en)
Other versions
JPH0834261B2 (ja
Inventor
Shao-Fu S Chu
シャオフー・エス・チュー
Chang-Ming Hsieh
チェンミン・シェ
Louis L C Hsu
ルイス・エル＝シー・シュー
Kyong-Min Kim
キョンミン・キム
Shaw-Ning Mei
ショーニン・メイ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH06151727A publication Critical patent/JPH06151727A/ja
Publication of JPH0834261B2 publication Critical patent/JPH0834261B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/01—Bipolar transistors-ion implantation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/011—Bipolar transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/012—Bonding, e.g. electrostatic for strain gauges
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/05—Etch and refill
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/151—Simultaneous diffusion

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【目的】 本発明の目的は、最新のシリコン・オン・イ
ンシュレータ（ＳＯＩ）集積回路構造、及びバイポーラ
・デバイスとＣＭＯＳデバイスの同時製造に適した製造
方法を提供することである。 【構成】 まずバルク・シリコン・ウェーハ中に段付き
絶縁トレンチとサブレーヤ相互接続とを有する接着ＳＯ
Ｉウェーハを形成する。この工程段階の完了後に、バル
ク・シリコン・ウェーハの平面化された上面に薄いポリ
シリコン層を形成する。次いで、この薄いポリシリコン
層を別のウェーハの表面上の酸化物層に接着して、接着
シリコン・オン・オキサイド構造を形成する。アセンブ
リ全体を実際に反転し、バルク・シリコン・ウェーハの
下面であったものを最深トレンチ段の底部に移す。 【効果】 この接着ＳＯＩ構造では、トレンチ間の領域
は深くてバイポーラ・デバイスの製造に適し、トレンチ
段はＣＭＯＳデバイスの製造に適した浅い領域を形成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、最新のシリコン・オン
・オキサイド（ＳＯＩ）集積回路構造、およびこのよう
な構造を作成する方法に関し、さらに詳しくは、ＳＯＩ
構造、及びバイポーラ・デバイスとＣＭＯＳデバイスの
同時製造、いわゆるＢｉＣＭＯＳデバイスの製造に適し
た製造方法に関する。
【０００２】シリコン・オン・インシュレータ（ＳＯ
Ｉ）ウェーハ上に作成されたバイポーラ・デバイス及び
ＣＭＯＳデバイスは、従来のバルク・シリコン・ウェー
ハ上に作成されたものに比べて著しく高い性能を達成す
ることができる。バイポーラ・デバイス（ＥＣＬ、ＳＯ
Ｉ上のＳＲＡＭなど）は優れたソフト・エラー耐性を持
つ。完全な空乏チャネルを有する極薄のＳＯＩ層上に作
成されたＭＯＳデバイスは、これに匹敵するバルク・シ
リコン・デバイスの２倍程度の移動度と、最高４０％向
上した相互コンダクタンスを有する。したがって、ＳＯ
Ｉウェーハ上でのバイポーラ・デバイスとＣＭＯＳデバ
イスの同時製造は明らかに、高速、高密度の集積回路を
得るのに有利である。
【０００３】
【従来の技術】しかし、ＢｉＣＭＯＳ応用分野向けの従
来技術のＳＯＩの提案は、全く満足できるものではなか
った。高エネルギー高濃度の酸素注入によって作成され
る薄いＳＯＩウェーハは、高い欠陥密度を有することが
判明しており、高価でもある。接着法で作成したＳＯＩ
ウェーハは、シリコン層の厚さおよびウェーハ間の均質
性を制御するのに困難がある。さらに、接着ＳＯＩ法で
は、同じ基板上に薄層シリコンと厚層シリコンを形成す
ることは、これまでは実用的ではなかった。
【０００４】さらに、典型的なデバイス製造には多くの
高温工程ステップが必要であり、そのために、ＳＯＩデ
バイス中に埋め込まれた酸化物層に応力がかかり、デバ
イスの性能を低下させる欠陥が生じる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、深い
ＳＯＩ領域と浅いＳＯＩ領域が同一基板上に同時に形成
され、深い領域がバイポーラ用に使用され、浅い領域が
ＣＭＯＳ用に使用される、ＢｉＣＭＯＳ接着ＳＯＩ構造
を提供することである。
【０００６】他の目的は、サブコレクタ形成、リーチス
ルー注入、トレンチ絶縁などの高温工程ステップが、Ｓ
ＯＩ接着の前に完了し、高温エピタキシャル工程ステッ
プを必要としない、ＢｉＣＭＯＳプロセスを提供するこ
とである。
【０００７】他の目的は、すぐれた結晶品質を有し、平
面状の最終構造を有するＢｉＣＭＯＳデバイスをオリジ
ナル・ウェーハ基板上に構築できることである。
【０００８】他の目的は、抵抗率の低いｐ型サブコレク
タとｎ型サブコレクタが容易に形成されて、トランジス
タ用ならびに局所相互接続用に使用できる、ＢｉＣＭＯ
Ｓデバイスを提供することである。
【０００９】他の目的は、リーチスルー・イオン注入に
起因する欠陥を、デバイス接合の品質に影響を与えない
完全に絶縁されたリーチスルー領域内に封じ込めること
である。
【００１０】
【課題を解決するための手段】簡単に言えば、本発明
は、接着されたＳＯＩウェーハ上にＢｉＣＭＯＳ構造を
設けることを企図している。その際にまずバルク・シリ
コン・ウェーハ、すなわち埋め込まれた酸化物層のない
ウェーハ中に、段付きの絶縁トレンチとサブレーヤ相互
接続を形成する。これらの工程ステップの完了後、バル
ク・シリコン・ウェーハの平面化された上面に薄いポリ
シリコン層を形成する。次に、この薄いポリシリコン層
を、別のウェーハの表面上の酸化物層に接合して、接着
シリコン・オン・オキサイド構造を形成する。アセンブ
リ全体を実際に反転して、バルク・シリコン・ウェーハ
の下部面であったものを最深トレンチ段の底部に移す。
この接着ＳＯＩ構造では、深いＳＯＩ領域がバイポーラ
・デバイスの製造に適し、トレンチ段がＣＭＯＳデバイ
スの製造に適した浅いＳＯＩ領域を形成する。
【００１１】
【実施例】ここで図面、具体的には図１を参照すると、
本発明の特定の実施例用のプロセスは、約１×１０16原
子／cm3 のドーピング濃度のｎ型バルク・シリコン・ウ
ェーハ１０から出発する。明らかに、最終デバイス要件
に応じて、異なるドーピング濃度またはｐ型ドーピング
あるいはその両方を持つウェーハを使用することもでき
る。酸化物／窒化物複合被膜の層１２（厚さ約３０００
オングストローム）を化学蒸着（ＣＶＤ）法によってウ
ェーハ１０の表面に付着し、次にレジスト１４をＣＶＤ
酸化物／窒化物層１２の表面上に形成する。レジスト１
４をパターン付けし、酸化物／窒化物層１２中に開口を
エッチングして、リーチスルー開口を形成し、それを通
じてイオン注入を行って、ｎ+領域１８を形成する。ｎ+
領域１８は、ヒ素イオンまたはリン・イオンの注入によ
って作成することができ、接着熱サイクルの後の領域の
深さは少なくとも０．５μｍである。この段階でのデバ
イスを図１に示す。
【００１２】次にバルク・シリコン・ウェーハ１０内に
トレンチを形成して、最終構造において比較的浅い半導
体領域、また比較的深い半導体領域になる所を画定す
る。ＳＦ6 ／Ｃｌ2 プラズマを使って、ウェーハ１０内
でトレンチをエッチングする。レジスト１４を初期パタ
ーン付けし、開口２３を通じてそれをエッチングし、層
１２中に開口をエッチンングすることによって、トレン
チ・セグメントを形成する。バルク・シリコン・ウェー
ハ１０をこれらの開口を通じて０．３μｍ未満の深さま
でエッチングする。図２に、この工程段階を図示する。
浅いトレンチについては、これ以上のエッチングは不要
である。
【００１３】深いトレンチについては、開口２３をパタ
ーンによって拡大し、エッチングし、トレンチを約２．
５μｍまたはそれ以下に深くして、最初に開始したトレ
ンチ・セグメント２２と図３の２４に示す後から開始し
たセグメントとを有する段付きトレンチを形成する。
【００１４】レジスト１４を除去し、薄い酸化物層（図
示せず）を成長させて、トレンチ側壁を不動態化する。
段付きトレンチを、通常の浅トレンチ法を使って、例え
ば、ＣＶＤ工程段階によってＴＥＯＳ層（厚さ約３．０
μｍ）を付着し、適当な化学機械的研磨段階によってＴ
ＥＯＳ層を平面化して、酸化物／窒化物研磨ステップ層
１２の上面まで研磨することにより、適当なトレンチ誘
電材料２５で充填する。研磨後、酸化物／窒化物層１２
を除去する。この段階におけるデバイスを図４に示す。
【００１５】ここで、ＣＶＤ工程段階によってポリシリ
コンを約０．４μｍの厚さに付着することにより、ポリ
シリコン層２６を形成する。ポリシリコン層２６をパタ
ーン付けし、注入を行って、最終デバイスの要件によっ
て規定される領域にｎ+サブコレクタまたはｐ＋サブコ
レクタまたは局所相互接続、あるいはそれらの組合せを
形成する。厚さ約５００オングストロームの熱酸化物層
を層２６の表面上に成長させ、次いで厚さがやはり５０
０オングストロームのＣＶＤ窒化物層２８を酸化物層上
に形成する。次にサブコレクタ領域および相互接続領域
２９を画定するために、この酸化物／窒化物層をパター
ン付けしエッチバックする。この段階におけるデバイス
を図５に示す。ポリシリコン層２６の露光領域２９を、
約２０００オングストロームの深さまでリセス・エッチ
し、熱酸化物３２を成長させて、層２６の露光部分のす
べてを消費させる。この段階におけるデバイスを図６に
示す。
【００１６】窒化物層２８を機械的研磨ストップ層とし
て使用し、酸化物３２の表面を化学機械的研磨によって
平面化する。この段階におけるデバイスを図７に示す。
次いで図７に示す構造を「裏返し」、半導体ウェーハ３
４に接着する。半導体ウェーハ３４の上面は酸化されて
いて、図８に示すような酸化物層３６を形成する。図７
に示すような構造を酸化物の層３６に接着するには、通
常の接着法を使用してよい。例えば、アセンブリを８５
０〜１１００℃の範囲の温度にさらして、サブコレクタ
・ドーパントを活性化させ、リーチスルー領域１８に対
するドライブ・イン動作を実施させる。この接着段階の
詳細は、Ｃ・ハレント（Harendt）他の論文"Silicon-on
-Insulator Films Obtained by Etchback of Bonded Wa
fers", J.Electrochem. Soc., Vol.136, No.11, (1989
年11月)、pp.3547〜3548、及びＷ・Ｐ・マサラ（Maszar
a）他の論文"Bonding of Silicon Wafers for Silicon-
On-Inslator", J.Appl.Phys., Vol.64, No.10,（1988年
11月）、pp.4943〜4950に記載されている。
【００１７】次に、シリコン・ウェーハ１０の上面にな
ったものを化学機械的研磨して、トレンチ・セグメント
２２の新しい上面にする（図９参照）。この時点で、深
いシリコン領域３８を有するＳＯＩ構造が、１μｍ〜
２．５μｍの範囲、深さ３０００オングストローム未満
の浅いシリコン領域４０、及びリーチスルー領域１８に
あることを認識されたい。所望のデバイスの種類によっ
て規定される通常の工程段階を用いて、上記の各領域中
にデバイスを製造することができる。例えば、エミッ
タ、内部ベース、及びコレクタを領域３８に構築し、外
部ベースを領域４０に構築することができる。これによ
って、ベースとコレクタの接合部のキャパシタンスを非
常に小さくすることができる。当業者には容易に理解さ
れるように、ＭＯＳＦＥＴデバイスを浅いＳＯＩ領域に
作成し、バイポーラ・トランジスタを深いＳＯＩ領域に
容易に作成することができる。図１０は例示的なＢｉＣ
ＭＯＳ構造の断面図であり、このＢｉＣＭＯＳ構造のレ
イアウトを図１１に示す。
【００１８】本発明を単一の実施例について記述した
が、当業者には、本発明を頭記の特許請求の範囲の趣旨
および範囲内で変更を加えて実施できることが理解でき
よう。
【図面の簡単な説明】
【図１】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における最初の工程段階を示す図である。
【図２】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図１に続く工程段階を示す図である。
【図３】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図２に続く工程段階を示す図である。
【図４】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図３に続く工程段階を示す図である。
【図５】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図４に続く工程段階を示す図である。
【図６】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図５に続く工程段階を示す図である。
【図７】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図６に続く工程段階を示す図である。
【図８】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図７に続く工程段階を示す図である。
【図９】本発明のＢｉＣＭＯＳ整合性接着ＳＯＩ構造の
製造における図８二続く工程段階を示す図である。
【図１０】本発明に従って作成したＳＯＩ構造上に製造
されたＢｉＣＭＯＳデバイスの断面図である。
【図１１】本発明に従って作成したＳＯＩ構造上に製造
されたＢｉＣＭＯＳデバイスの平面図である。
【符号の説明】
１０ ウェーハ １２ 酸化物／窒化物複合被膜層 １４ レジスト １８ ｎ+領域 ２２ トレンチ・セグメント ２３ 開口 ２６ ポリシリコン層 ２８ 窒化物層 ２９ 露光領域 ３２ 酸化物 ３４ 半導体ウェーハ ３６ 酸化物層 ３８ 深いシリコン領域 ４０ 浅いシリコン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チェンミン・シェ アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、スターミル・ロード 78 (72)発明者 ルイス・エル＝シー・シュー アメリカ合衆国12524、ニューヨーク州フ ィッシュキル、クロスビー・ロード ７ (72)発明者 キョンミン・キム アメリカ合衆国12533、ニューヨーク州ホ ープウェル・ジャンクション、マウンテ ン・パス・ロード 32 (72)発明者 ショーニン・メイ アメリカ合衆国12590、ニューヨーク州ワ ッピンガーズ・フォールズ、ローズウッ ド・コート ７

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】ＢｉＣＭＯＳ用のシリコン・オン・オキサ
    イド半導体集積回路構造において、 基板ウェーハの１表面上に形成された酸化物層に接着さ
    れた、薄いシリコン層を有する半導体ウェーハと、 前記半導体ウェーハ中に形成された複数の分離した誘電
    体絶縁トレンチとを組み合わせて備え、 前記トレンチのいくつかが、前記半導体ウェーハの前記
    １表面からその他方の表面に延び、前記トレンチの他の
    いくつかが、前記半導体ウェーハの前記１表面から、前
    記トレンチの前記の他のいくつかと前記半導体ウェーハ
    の前記の他の表面との間にギャップが存在する程度にま
    で延び、これによって前記トレンチ間の領域が比較的深
    くなり、また前記ギャップによって形成された領域が比
    較的浅くなることを特徴とする、 シリコン・オン・オキサイド半導体集積回路構造。
  2. 【請求項２】バイポーラ・デバイスが前記トレンチ間の
    前記領域中に形成され、ＭＯＳデバイスが前記ギャップ
    によって形成された前記領域中に形成されることを特徴
    とする、請求項１に記載のシリコン・オン・オキサイド
    半導体集積回路構造。
  3. 【請求項３】前記の薄いシリコン層が、ＮＰＮトランジ
    スタ用のサブコレクタ領域と相互接続領域とを形成する
    Ｎ型ドープ・ポリシリコン層であることを特徴とする、
    請求項１に記載のシリコン・オン・オキサイド半導体集
    積回路構造。
  4. 【請求項４】前記の薄いシリコン層が、ＰＮＰトランジ
    スタ用のサブコレクタ領域と相互接続領域とを形成する
    Ｐ型ドープ・ポリシリコン層であることを特徴とする、
    請求項１に記載のシリコン・オン・オキサイド半導体集
    積回路構造。
  5. 【請求項５】比較的深い前記トレンチ間の前記領域の深
    さが１μｍ〜２．５μｍの範囲にあり、前記ギャップに
    よって形成される前記領域が比較的浅くて３０００オン
    グストローム以下の深さであることを特徴とする、請求
    項１に記載のシリコン・オン・オキサイド半導体集積回
    路構造。
  6. 【請求項６】比較的深い前記トレンチ間の前記領域の深
    さが１μｍ〜２．５μｍの範囲にあり、前記ギャップに
    よって形成される前記領域が比較的浅くて３０００オン
    グストローム以下の深さであることを特徴とする、請求
    項２に記載のシリコン・オン・オキサイド半導体集積回
    路構造。
  7. 【請求項７】比較的深い前記トレンチ間の前記領域の深
    さが１μｍ〜２．５μｍの範囲にあり、前記ギャップに
    よって形成される前記領域が比較的浅くて３０００オン
    グストローム以下の深さであることを特徴とする、請求
    項３に記載のシリコン・オン・オキサイド半導体集積回
    路構造。
  8. 【請求項８】さらに、ＮＰＮバイポーラ・コレクタ接点
    用のＮドープ・リーチスルー領域を含む、請求項２に記
    載のシリコン・オン・オキサイド半導体集積回路構造。
  9. 【請求項９】さらに、ＰＮＰバイポーラ・コレクタ接点
    用のＰドープ・リーチスルー領域を含む、請求項３に記
    載のシリコン・オン・オキサイド半導体集積回路構造。
  10. 【請求項１０】バイポーラ・デバイス領域とＭＯＳデバ
    イス領域とを有するシリコン・オン・オキサイド集積回
    路構造の製造方法において、 前記ウェーハの１表面から前記ウェーハ内に延びるトレ
    ンチのいくつかが前記ウェーハ中に第１の深さまで延
    び、前記トレンチの他のいくつかが前記ウェーハ中に第
    １の深さよりも浅い第２の深さまで延びる、複数の絶縁
    トレンチを半導体ウェーハ中に形成するステップと、 前記絶縁トレンチの形成後に、前記１表面上にシリコン
    層を形成するステップと、 バイポーラ・コレクタ接点用のリーチスルー領域を形成
    するステップと、 前記シリコン層中に、サブコレクタ領域と相互接続領域
    を形成するステップと、 前記シリコン層を、ウェーハ基板の表面上の酸化物層に
    接着するステップと、 前記ウェーハの他方の表面を平面化して、前記第１の深
    さまで延びる前記絶縁トレンチが前記の平面化された表
    面にまで延び、前記第２の深さまで延びる前記絶縁トレ
    ンチと前記の平面化された表面との間にギャップができ
    るようにするステップとを含む、シリコン・オン・オキ
    サイド集積回路構造の製造方法。
  11. 【請求項１１】さらに、バイポーラ・デバイス用のコレ
    クタ接点を形成するために、前記ウェーハ中にリーチス
    ルー領域を形成するステップを含む、請求項１０に記載
    のシリコン・オン・オキサイド集積回路構造の製造方
    法。
  12. 【請求項１２】前記の平面化ステップを化学機械的研磨
    によって実施することを特徴とする、請求項１０に記載
    のシリコン・オン・オキサイド集積回路構造の製造方
    法。
  13. 【請求項１３】さらに、前記第２の深さまで延びる前記
    絶縁トレンチと前記の平面化された表面との間の前記ギ
    ャップ中に、電界効果デバイスを形成するステップと、 前記第１の深さまで延びる前記絶縁トレンチ間に、バイ
    ポーラ・トランジスタ・デバイスを形成するステップと
    を含む、請求項１０に記載のシリコン・オン・オキサイ
    ド集積回路構造の製造方法。
JP5134747A 1992-06-17 1993-06-04 Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法 Expired - Fee Related JPH0834261B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US90002892A 1992-06-17 1992-06-17
US900028 1992-06-17

Publications (2)

Publication Number Publication Date
JPH06151727A true JPH06151727A (ja) 1994-05-31
JPH0834261B2 JPH0834261B2 (ja) 1996-03-29

Family

ID=25411875

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5134747A Expired - Fee Related JPH0834261B2 (ja) 1992-06-17 1993-06-04 Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法

Country Status (3)

Country Link
US (2) US5521399A (ja)
EP (1) EP0575283A2 (ja)
JP (1) JPH0834261B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7704542B2 (en) 2001-09-12 2010-04-27 Xanodyne Pharmaceuticals, Inc. Vitamin/mineral compositions with DHA

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2739018B2 (ja) * 1992-10-21 1998-04-08 三菱電機株式会社 誘電体分離半導体装置及びその製造方法
JPH0845935A (ja) * 1994-07-26 1996-02-16 Sony Corp 多層配線の形成方法
US5631495A (en) * 1994-11-29 1997-05-20 International Business Machines Corporation High performance bipolar devices with plurality of base contact regions formed around the emitter layer
US5872733A (en) * 1995-06-06 1999-02-16 International Business Machines Corporation Ramp-up rate control circuit for flash memory charge pump
JPH11501465A (ja) 1995-12-28 1999-02-02 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ Ｓｏｉ上にセルフアラインバーチカルバイポーラトランジスタを製造する方法
KR100218668B1 (ko) * 1996-12-14 1999-09-01 권혁준 바이폴라 소자의 컬랙터 장치 및 그 제조방법
US5914280A (en) 1996-12-23 1999-06-22 Harris Corporation Deep trench etch on bonded silicon wafer
US6160292A (en) * 1997-04-23 2000-12-12 International Business Machines Corporation Circuit and methods to improve the operation of SOI devices
US6133608A (en) * 1997-04-23 2000-10-17 International Business Machines Corporation SOI-body selective link method and apparatus
US5894152A (en) * 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
US6348715B1 (en) 1997-12-15 2002-02-19 Lg Semicon Co., Ltd. SOI (silicon on insulator) device
KR100281109B1 (ko) * 1997-12-15 2001-03-02 김영환 에스오아이(soi)소자및그의제조방법
US6030860A (en) * 1997-12-19 2000-02-29 Advanced Micro Devices, Inc. Elevated substrate formation and local interconnect integrated fabrication
US6258693B1 (en) 1997-12-23 2001-07-10 Integrated Device Technology, Inc. Ion implantation for scalability of isolation in an integrated circuit
KR100252751B1 (ko) * 1997-12-27 2000-04-15 김영환 반도체 소자 제조 방법
US6410369B1 (en) 1998-04-22 2002-06-25 International Business Machines Corporation Soi-body selective link method and apparatus
US6097056A (en) * 1998-04-28 2000-08-01 International Business Machines Corporation Field effect transistor having a floating gate
KR100267013B1 (ko) * 1998-05-27 2000-09-15 윤종용 반도체 장치 및 그의 제조 방법
KR20000040104A (ko) 1998-12-17 2000-07-05 김영환 실리콘 온 인슐레이터 웨이퍼의 제조방법
US6534381B2 (en) * 1999-01-08 2003-03-18 Silicon Genesis Corporation Method for fabricating multi-layered substrates
US6476445B1 (en) 1999-04-30 2002-11-05 International Business Machines Corporation Method and structures for dual depth oxygen layers in silicon-on-insulator processes
US6403447B1 (en) 1999-07-07 2002-06-11 Elantec Semiconductor, Inc. Reduced substrate capacitance high performance SOI process
US6372600B1 (en) * 1999-08-30 2002-04-16 Agere Systems Guardian Corp. Etch stops and alignment marks for bonded wafers
JP2001230315A (ja) 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6555874B1 (en) * 2000-08-28 2003-04-29 Sharp Laboratories Of America, Inc. Method of fabricating high performance SiGe heterojunction bipolar transistor BiCMOS on a silicon-on-insulator substrate
JP2002141476A (ja) 2000-11-07 2002-05-17 Hitachi Ltd ＢｉＣＭＯＳ半導体集積回路装置およびその製造方法
US6294413B1 (en) * 2000-12-27 2001-09-25 Vanguard International Semiconductor Corp. Method for fabricating a SOI (silicon on insulator) device
US6613652B2 (en) 2001-03-14 2003-09-02 Chartered Semiconductor Manufacturing Ltd. Method for fabricating SOI devices with option of incorporating air-gap feature for better insulation and performance
US6468880B1 (en) 2001-03-15 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method for fabricating complementary silicon on insulator devices using wafer bonding
US6566282B2 (en) * 2001-06-21 2003-05-20 United Microelectronics Corp. Method of forming a silicon oxide layer
US6936910B2 (en) * 2003-05-09 2005-08-30 International Business Machines Corporation BiCMOS technology on SOI substrates
US20040222436A1 (en) * 2003-05-09 2004-11-11 International Business Machines Corporation Bicmos technology on soi substrates
US7372091B2 (en) * 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7504685B2 (en) 2005-06-28 2009-03-17 Micron Technology, Inc. Oxide epitaxial isolation
US20070099372A1 (en) * 2005-10-31 2007-05-03 Sailesh Chittipeddi Device having active regions of different depths
FR2993406B1 (fr) * 2012-07-13 2014-08-22 Commissariat Energie Atomique Circuit integre sur soi comprenant un transistor bipolaire a tranchees d'isolation de profondeurs distinctes

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0239538A (ja) * 1988-07-29 1990-02-08 Sony Corp 半導体装置とその製造方法
JPH02125657A (ja) * 1988-11-04 1990-05-14 Fujitsu Ltd 半導体装置
JPH03123255A (ja) * 1989-10-06 1991-05-27 Nippondenso Co Ltd 自動車用電話

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3913121A (en) * 1963-12-16 1975-10-14 Signetics Corp Semiconductor structure
US3385729A (en) * 1964-10-26 1968-05-28 North American Rockwell Composite dual dielectric for isolation in integrated circuits and method of making
JPS5779632A (en) * 1980-11-05 1982-05-18 Fujitsu Ltd Manufacture of semiconductor device
JPS59182566A (ja) * 1983-04-01 1984-10-17 Hitachi Ltd 半導体装置
US4561172A (en) * 1984-06-15 1985-12-31 Texas Instruments Incorporated Integrated circuit fabrication method utilizing selective etching and oxidation to form isolation regions
US4672410A (en) * 1984-07-12 1987-06-09 Nippon Telegraph & Telephone Semiconductor memory device with trench surrounding each memory cell
JPH0715942B2 (ja) * 1986-08-25 1995-02-22 日本電気株式会社 集積回路基板の製造方法
JP2503460B2 (ja) * 1986-12-01 1996-06-05 三菱電機株式会社 バイポ−ラトランジスタおよびその製造方法
JPS63202034A (ja) * 1987-02-17 1988-08-22 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63205926A (ja) * 1987-02-23 1988-08-25 Nippon Telegr & Teleph Corp <Ntt> 誘電体分離基板の製造方法
US4897362A (en) * 1987-09-02 1990-01-30 Harris Corporation Double epitaxial method of fabricating semiconductor devices on bonded wafers
US5298450A (en) * 1987-12-10 1994-03-29 Texas Instruments Incorporated Process for simultaneously fabricating isolation structures for bipolar and CMOS circuits
JPH0739996B2 (ja) * 1988-09-02 1995-05-01 日本電気株式会社 半田付検査装置
JPH0276645A (ja) * 1988-09-13 1990-03-16 Honda Motor Co Ltd ボルト締付装置
US5164218A (en) * 1989-05-12 1992-11-17 Nippon Soken, Inc. Semiconductor device and a method for producing the same
US4908328A (en) * 1989-06-06 1990-03-13 National Semiconductor Corporation High voltage power IC process
JPH03232239A (ja) * 1990-02-07 1991-10-16 Sharp Corp 半導体装置の製造方法
JPH03265154A (ja) * 1990-03-15 1991-11-26 Nippon Soken Inc 半導体基板の製造方法
JPH03265155A (ja) * 1990-03-15 1991-11-26 Seiko Instr Inc 半導体基板の製造方法
JPH0430449A (ja) * 1990-05-25 1992-02-03 Fuji Electric Co Ltd 半導体集積装置の製造方法
JP3014012B2 (ja) * 1992-03-19 2000-02-28 日本電気株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0239538A (ja) * 1988-07-29 1990-02-08 Sony Corp 半導体装置とその製造方法
JPH02125657A (ja) * 1988-11-04 1990-05-14 Fujitsu Ltd 半導体装置
JPH03123255A (ja) * 1989-10-06 1991-05-27 Nippondenso Co Ltd 自動車用電話

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7704542B2 (en) 2001-09-12 2010-04-27 Xanodyne Pharmaceuticals, Inc. Vitamin/mineral compositions with DHA
US8007853B2 (en) 2001-09-12 2011-08-30 Xanodyne Pharmaceuticals, Inc. Vitamin/mineral composition with DHA

Also Published As

Publication number Publication date
JPH0834261B2 (ja) 1996-03-29
EP0575283A2 (en) 1993-12-22
US5521399A (en) 1996-05-28
US5484738A (en) 1996-01-16

Similar Documents

Publication Publication Date Title
US5484738A (en) Method of forming silicon on oxide semiconductor device structure for BiCMOS integrated circuits
US4897362A (en) Double epitaxial method of fabricating semiconductor devices on bonded wafers
US6365488B1 (en) Method of manufacturing SOI wafer with buried layer
US5034338A (en) Circuit containing integrated bipolar and complementary MOS transistors on a common substrate
US4892837A (en) Method for manufacturing semiconductor integrated circuit device
JPH03145759A (ja) 半導体装置の製造方法
KR20010021740A (ko) 무선 주파수에서 사용되는 집적 회로 소자를 제조하는 방법
JPS6118147A (ja) 半導体デバイスの形成方法
US7202123B1 (en) Mesa isolation technology for extremely thin silicon-on-insulator semiconductor devices
JPH05198752A (ja) Ｍｏｓデバイスおよびバイポーラ・デバイスを有する半導体構造の製造方法
US6037239A (en) Method for making a contact structure for a polysilicon filled trench isolation
US5395789A (en) Integrated circuit with self-aligned isolation
US7195984B2 (en) Reduce 1/f noise in NPN transistors without degrading the properties of PNP transistors in integrated circuit technologies
US6403447B1 (en) Reduced substrate capacitance high performance SOI process
KR20030091523A (ko) 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법
US6153488A (en) Method for producing semiconductor device, and semiconductor device produced by same
US6410404B1 (en) Process for manufacturing SOI integrated circuits and circuits made thereby
FR3135825A1 (fr) Procédé de fabrication de semi-conducteurs
US5851901A (en) Method of manufacturing an isolation region of a semiconductor device with advanced planarization
US5616512A (en) Power semiconductor devices
US20030042504A1 (en) Heterojunction semiconductor device and method of manufacturing
KR950005273B1 (ko) 반도체장치의 제조방법
US6300220B1 (en) Process for fabricating isolation structure for IC featuring grown and buried field oxide
US6830988B1 (en) Method of forming an isolation structure for an integrated circuit utilizing grown and deposited oxide
JPH03148862A (ja) 集積回路の製法と集積回路構造

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees