JPH0430449A - 半導体集積装置の製造方法 - Google Patents
半導体集積装置の製造方法Info
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- JPH0430449A JPH0430449A JP13610390A JP13610390A JPH0430449A JP H0430449 A JPH0430449 A JP H0430449A JP 13610390 A JP13610390 A JP 13610390A JP 13610390 A JP13610390 A JP 13610390A JP H0430449 A JPH0430449 A JP H0430449A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、各素子を形成する領域の周囲を酸化膜で電気
的に分離する誘電体分離を用いた半導体集積装置の製造
方法に関する。
的に分離する誘電体分離を用いた半導体集積装置の製造
方法に関する。
誘電体分離は、素子領域の周囲にｐｎ接合を形成して電
気的に分離するｐｎ接合分離に比して分離に要する面積
の小さいこと、集積されるトランジスタ側面と基板間の
浮遊容量が少ないことの点ですぐれている。第２図（ａ
）〜（Ｎにそのような誘電体分離を用いた集積装置のた
めの半導体基板の製造工程を示す、従来は、例えばｐ型
のシリコン基板１１およびシリコンからなる支持基板１
２の表面にそれぞれ酸化シリコン膜２１ 、２２を形成
し （図（ａ））、両基板１１．１２の酸化膜２１．２
２の面を密着させ、１０００℃程度の高温に加熱するこ
とにより両基板を貼り合わせ（図（ｂ））、基板１１の
面を研磨してその厚さを５０ｎ以下の任意の厚さにし、
研磨面を素子形成面としていた （図（Ｃ１）、さらに
素子形成面に酸化膜からなるエツチングマスク３を形成
し、フォトリソグラフィ法によりバターニングしたのち
、ドライエツチング法により基板１１の表面から基板１
１．１２にはさまれた酸化シリコン層２３に達するトレ
ンチ溝４を形成する （図（ｄｌ）、次に、トレンチ溝
４の側壁に熱酸化膜２を形成しく図（８１）、そのあと
多結晶シリコン５によりトレンチ溝４を完全に埋める
（図［ｆ））、埋め込んだ多結晶シリコンをエツチング
マスク３の上面までエッチバックして表面を平坦化した
のち （図（幻）、エツチングマスク３を選択的に除去
してｎ拡散領域６１．ｐ’拡散領域６２．６３を形成し
、さらに電極７を各領域に接触させて素子を形成する
（図（ｈｌ）。
気的に分離するｐｎ接合分離に比して分離に要する面積
の小さいこと、集積されるトランジスタ側面と基板間の
浮遊容量が少ないことの点ですぐれている。第２図（ａ
）〜（Ｎにそのような誘電体分離を用いた集積装置のた
めの半導体基板の製造工程を示す、従来は、例えばｐ型
のシリコン基板１１およびシリコンからなる支持基板１
２の表面にそれぞれ酸化シリコン膜２１ 、２２を形成
し （図（ａ））、両基板１１．１２の酸化膜２１．２
２の面を密着させ、１０００℃程度の高温に加熱するこ
とにより両基板を貼り合わせ（図（ｂ））、基板１１の
面を研磨してその厚さを５０ｎ以下の任意の厚さにし、
研磨面を素子形成面としていた （図（Ｃ１）、さらに
素子形成面に酸化膜からなるエツチングマスク３を形成
し、フォトリソグラフィ法によりバターニングしたのち
、ドライエツチング法により基板１１の表面から基板１
１．１２にはさまれた酸化シリコン層２３に達するトレ
ンチ溝４を形成する （図（ｄｌ）、次に、トレンチ溝
４の側壁に熱酸化膜２を形成しく図（８１）、そのあと
多結晶シリコン５によりトレンチ溝４を完全に埋める
（図［ｆ））、埋め込んだ多結晶シリコンをエツチング
マスク３の上面までエッチバックして表面を平坦化した
のち （図（幻）、エツチングマスク３を選択的に除去
してｎ拡散領域６１．ｐ’拡散領域６２．６３を形成し
、さらに電極７を各領域に接触させて素子を形成する
（図（ｈｌ）。
上記のような工程ではトレンチ溝形成後の熱酸化あるい
は拡散などの際に、全面均一な厚さの支持基板１１に接
合されたトレンチ溝４を育する半導体基板１２に形状の
差に基づく熱応力が生じ、その熱応力がトレンチ溝４の
表面における開口部の縁あるいはトレンチ溝４の底面の
縁に集中し、半導体基板１１に結晶欠陥を誘起しやすい
、また、第２図＋ｄｌの工程でトレンチ溝４を形成後、
エツチングの陳にＩさの不均一になったエツチングマス
ク３の代わりに均一な絶縁膜を形成しようとする場合に
、エツチングマスク３を全面にわたって除去しようとす
ると、トレンチ溝４の底にある酸化シリコン層２３が除
去されてしまうばかりか、さらに酸化シリコン層２３の
半導体基板１１と支持基板１２との間にはさまれた部分
までエツチングが進行する。
は拡散などの際に、全面均一な厚さの支持基板１１に接
合されたトレンチ溝４を育する半導体基板１２に形状の
差に基づく熱応力が生じ、その熱応力がトレンチ溝４の
表面における開口部の縁あるいはトレンチ溝４の底面の
縁に集中し、半導体基板１１に結晶欠陥を誘起しやすい
、また、第２図＋ｄｌの工程でトレンチ溝４を形成後、
エツチングの陳にＩさの不均一になったエツチングマス
ク３の代わりに均一な絶縁膜を形成しようとする場合に
、エツチングマスク３を全面にわたって除去しようとす
ると、トレンチ溝４の底にある酸化シリコン層２３が除
去されてしまうばかりか、さらに酸化シリコン層２３の
半導体基板１１と支持基板１２との間にはさまれた部分
までエツチングが進行する。
すると、第２図ｔｅｌの酸化工程で、半導体基板１１の
素子領域の側面の分離溝４との界面には酸化膜２が生ず
るが、底面の支持基板１２との界面には酸化膜２３の除
去された部分がそのまま残留し、素子領域の分離が不完
全になるおそれがある。
素子領域の側面の分離溝４との界面には酸化膜２が生ず
るが、底面の支持基板１２との界面には酸化膜２３の除
去された部分がそのまま残留し、素子領域の分離が不完
全になるおそれがある。
本発明の目的は、上記の問題を解決し、支持基板に貼り
合わせられたトレンチ溝を有する半導体基板に結晶欠陥
が誘起されることなく、またトレンチ溝の側壁および底
面に形成される酸化膜により半導体基板の素子領域の完
全な誘電体分離が行われる半導体集積装置の製造方法を
提供することにある。
合わせられたトレンチ溝を有する半導体基板に結晶欠陥
が誘起されることなく、またトレンチ溝の側壁および底
面に形成される酸化膜により半導体基板の素子領域の完
全な誘電体分離が行われる半導体集積装置の製造方法を
提供することにある。
上記の目的を達成するために、本発明は、支持基板と接
合された半導体基板の表面から掘られた溝の側壁を覆う
酸化膜および支持基板側の裏面を覆う酸化膜によって囲
まれた素子領域に集積素子を形成する半導体集積装置の
製造方法において、半導体基板の一面から溝を形成し、
その一面上および溝の側壁上に酸化膜を形成し、その酸
化膜を多結晶シリコンによって被覆すると共に前記溝の
内部に多結晶シリコンを充填し、半導体基板の多結晶シ
リコンで被覆された面と一面が多結晶シリコンで被覆さ
れた支持基板のその一面とを接合し、さらに半導体基板
の他面側から研磨して研磨面に前記溝の底部を開口させ
る各工程を有するものとする。
合された半導体基板の表面から掘られた溝の側壁を覆う
酸化膜および支持基板側の裏面を覆う酸化膜によって囲
まれた素子領域に集積素子を形成する半導体集積装置の
製造方法において、半導体基板の一面から溝を形成し、
その一面上および溝の側壁上に酸化膜を形成し、その酸
化膜を多結晶シリコンによって被覆すると共に前記溝の
内部に多結晶シリコンを充填し、半導体基板の多結晶シ
リコンで被覆された面と一面が多結晶シリコンで被覆さ
れた支持基板のその一面とを接合し、さらに半導体基板
の他面側から研磨して研磨面に前記溝の底部を開口させ
る各工程を有するものとする。
素子領域を囲む酸化膜は溝形成のためのエツチングマス
ク除去時には形成されておらず、溝形成後に形成するた
め、均一で欠陥のない酸化膜により素子領域を分離する
ことができる。また、溝を有する半導体基板と支持基板
の間に多結晶シリコン層が存在するので、素子領域に素
子形成のための拡散などの熱工程を施しても、半導体基
板と支持基板との形状の差による熱応力は多結晶シリコ
ン層で緩和され、素子領域に結晶欠陥が生じることがな
い。
ク除去時には形成されておらず、溝形成後に形成するた
め、均一で欠陥のない酸化膜により素子領域を分離する
ことができる。また、溝を有する半導体基板と支持基板
の間に多結晶シリコン層が存在するので、素子領域に素
子形成のための拡散などの熱工程を施しても、半導体基
板と支持基板との形状の差による熱応力は多結晶シリコ
ン層で緩和され、素子領域に結晶欠陥が生じることがな
い。
［実施例〕
以下、第２図と共通の部分に同一の符号を付した第１図
ｆａｌ〜（１）を引用して本発明の一実施例について説
明する。先ず、５００−の厚さのｐ型のシリコン基板１
１の上に酸化シリコン膜からなるエツチングマスク３を
形成し （第１図（ａ））、フォトリソグラフィにより
３〜５ｔｎａの幅の開口部３１を形成する （第１図１
’ｂｌ）。そしてこの開口部３１を通じてのドライエツ
チングにより、深さ３０〜５０μのトレンチ溝４を形成
する （第４図（Ｃ））。次いで、ウェットエツチング
によりエツチングマスク３を除去しく第１図（ｄｉ）
）レンチ溝の側壁に１−の厚さの熱酸化シリコン膜
２を形成する （第４図（ｅ）） この際、基板１１
の表面およびトレンチ溝４の底面にも熱酸化膜２が形成
される０次に、トレンチ溝４を多結晶シリコン５により
完全に埋め込むと同時にトレンチ溝４の開口する面に厚
さ２〜３μの多結晶シリコン５の層を形成する （第１
図（ｆ））、そして、このシリコン基板１１と表面を厚
さ０．１ｎの多結晶シリコン膜５１で被覆した厚さ５０
０ ｎのシリコン支持基板１２とを多結晶シリコン被覆
面で重ね合わせ、酸素雰囲気中での１０００℃前後の熱
処理により貼り合わせる （第１図（酌）０次いで、貼
りあわせ体の半導体基板１１の側の表面からトレンチ溝
４の底部に達するまで４５０〜４７０ｐ研磨する （第
１図（Ｎ）、この結果、熱酸化膜２により分離されたｐ
型の素子領域８が得られる。この素子領域に第２図ｆｈ
ｌに示したのと同様、表面に形成した酸化膜２４をマス
クとしての選択拡散によりｎ拡散領域６１、ｐ”拡散領
域６２．６３を形成し、さらに酸化膜２４に開けられた
コンタクトホールで電極７を各領域６１．６２．６３に
接触させてバイポーラ素子を形成する （第１図（１１
）。
ｆａｌ〜（１）を引用して本発明の一実施例について説
明する。先ず、５００−の厚さのｐ型のシリコン基板１
１の上に酸化シリコン膜からなるエツチングマスク３を
形成し （第１図（ａ））、フォトリソグラフィにより
３〜５ｔｎａの幅の開口部３１を形成する （第１図１
’ｂｌ）。そしてこの開口部３１を通じてのドライエツ
チングにより、深さ３０〜５０μのトレンチ溝４を形成
する （第４図（Ｃ））。次いで、ウェットエツチング
によりエツチングマスク３を除去しく第１図（ｄｉ）
）レンチ溝の側壁に１−の厚さの熱酸化シリコン膜
２を形成する （第４図（ｅ）） この際、基板１１
の表面およびトレンチ溝４の底面にも熱酸化膜２が形成
される０次に、トレンチ溝４を多結晶シリコン５により
完全に埋め込むと同時にトレンチ溝４の開口する面に厚
さ２〜３μの多結晶シリコン５の層を形成する （第１
図（ｆ））、そして、このシリコン基板１１と表面を厚
さ０．１ｎの多結晶シリコン膜５１で被覆した厚さ５０
０ ｎのシリコン支持基板１２とを多結晶シリコン被覆
面で重ね合わせ、酸素雰囲気中での１０００℃前後の熱
処理により貼り合わせる （第１図（酌）０次いで、貼
りあわせ体の半導体基板１１の側の表面からトレンチ溝
４の底部に達するまで４５０〜４７０ｐ研磨する （第
１図（Ｎ）、この結果、熱酸化膜２により分離されたｐ
型の素子領域８が得られる。この素子領域に第２図ｆｈ
ｌに示したのと同様、表面に形成した酸化膜２４をマス
クとしての選択拡散によりｎ拡散領域６１、ｐ”拡散領
域６２．６３を形成し、さらに酸化膜２４に開けられた
コンタクトホールで電極７を各領域６１．６２．６３に
接触させてバイポーラ素子を形成する （第１図（１１
）。
以上、誘電体分離されたｐ型の素子領域を形成する実施
例について述べたが、本発明はこれに限定されるもので
はない０例えば、素子領域をｎ型にする場合にも本発明
が実施できることはいうまでもない。
例について述べたが、本発明はこれに限定されるもので
はない０例えば、素子領域をｎ型にする場合にも本発明
が実施できることはいうまでもない。
本発明によれば、半導体基板の一面側から溝を掘り、そ
の溝の側壁および一面上に形成した酸化膜を誘電体分離
に利用できるように、その−面側に多結晶シリコンを介
して支持基板を接合し、半導体基板の他面側から溝の底
面が開口するまで研磨する。これにより、多結晶シリコ
ン層が応力緩和層になって支持基板と半導体基板との形
状の相違による熱応力の発生を阻止することができ、素
子領域に素子特性を損なう結晶欠陥が生ずることがなく
なる。また、分離のための溝をエツチングで形成後酸化
膜を形成するので、酸化膜がエツチングで損傷されるこ
とがなく、酸化膜で完全に分離された素子領域をもつ半
導体集積装置を製造することができる。
の溝の側壁および一面上に形成した酸化膜を誘電体分離
に利用できるように、その−面側に多結晶シリコンを介
して支持基板を接合し、半導体基板の他面側から溝の底
面が開口するまで研磨する。これにより、多結晶シリコ
ン層が応力緩和層になって支持基板と半導体基板との形
状の相違による熱応力の発生を阻止することができ、素
子領域に素子特性を損なう結晶欠陥が生ずることがなく
なる。また、分離のための溝をエツチングで形成後酸化
膜を形成するので、酸化膜がエツチングで損傷されるこ
とがなく、酸化膜で完全に分離された素子領域をもつ半
導体集積装置を製造することができる。
第１図は本発明の一実施例の半導体集積装置製造工程を
（４）〜１１＋の順に示す断面図、第２図は従来の半導
体集積装置製造工程を（ａｌ〜（ト）の順に示す断面図
である。 １１：シリコン基板、１２：支持基板、２：熱酸化シリ
コン膜、３：エツチングマスク、４ニドレンチ溝、５：
多結晶シリコン、８：素子領域。
（４）〜１１＋の順に示す断面図、第２図は従来の半導
体集積装置製造工程を（ａｌ〜（ト）の順に示す断面図
である。 １１：シリコン基板、１２：支持基板、２：熱酸化シリ
コン膜、３：エツチングマスク、４ニドレンチ溝、５：
多結晶シリコン、８：素子領域。
Claims (1)
- １）支持基板と接合された半導体基板の表面から掘られ
た溝の側壁を覆う酸化膜および支持基板側の裏面を覆う
酸化膜によって囲まれた素子領域に集積素子を形成する
半導体集積装置の製造方法において、半導体基板の一面
から溝を形成し、その一面上および溝の側壁上に酸化膜
を形成し、その酸化膜を多結晶シリコンによって被覆す
ると共に前記溝の内部に多結晶シリコンを充填し、半導
体基板の多結晶シリコンによって被覆された面と一面が
多結晶シリコンで被覆された支持基板のその一面とを接
合し、さらに半導体基板の他面側から研磨して研磨面に
前記溝の底部を開口させる各工程を有することを特徴と
する半導体集積装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13610390A JPH0430449A (ja) | 1990-05-25 | 1990-05-25 | 半導体集積装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13610390A JPH0430449A (ja) | 1990-05-25 | 1990-05-25 | 半導体集積装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430449A true JPH0430449A (ja) | 1992-02-03 |
Family
ID=15167351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13610390A Pending JPH0430449A (ja) | 1990-05-25 | 1990-05-25 | 半導体集積装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430449A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5484738A (en) * | 1992-06-17 | 1996-01-16 | International Business Machines Corporation | Method of forming silicon on oxide semiconductor device structure for BiCMOS integrated circuits |
| KR100317841B1 (ko) * | 1998-11-13 | 2002-04-24 | 김동진 | 전자저울용로드셀및플랫폼 |
| JP2008180671A (ja) * | 2007-01-26 | 2008-08-07 | Matsushita Electric Ind Co Ltd | 力学量センサ |
-
1990
- 1990-05-25 JP JP13610390A patent/JPH0430449A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5484738A (en) * | 1992-06-17 | 1996-01-16 | International Business Machines Corporation | Method of forming silicon on oxide semiconductor device structure for BiCMOS integrated circuits |
| KR100317841B1 (ko) * | 1998-11-13 | 2002-04-24 | 김동진 | 전자저울용로드셀및플랫폼 |
| JP2008180671A (ja) * | 2007-01-26 | 2008-08-07 | Matsushita Electric Ind Co Ltd | 力学量センサ |
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