JP2589209B2 - 半導体装置の素子間分離領域の形成方法 - Google Patents
半導体装置の素子間分離領域の形成方法Info
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- JP2589209B2 JP2589209B2 JP2258337A JP25833790A JP2589209B2 JP 2589209 B2 JP2589209 B2 JP 2589209B2 JP 2258337 A JP2258337 A JP 2258337A JP 25833790 A JP25833790 A JP 25833790A JP 2589209 B2 JP2589209 B2 JP 2589209B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体集積回路装置の素子間分離領域の形成
方法に関し、特に高速動作回路、高耐圧回路などに使用
するものである。
方法に関し、特に高速動作回路、高耐圧回路などに使用
するものである。
（従来の技術） 絶縁膜上に半導体層を形成し、この半導体層にデバイ
ス（Device）を形成する完全誘電体分離技術は、寄生容
量の低減による高速動作、高耐圧化更にラッチアップ
（Latch Up）を生じないなどの高信頼性などの利点があ
る。
ス（Device）を形成する完全誘電体分離技術は、寄生容
量の低減による高速動作、高耐圧化更にラッチアップ
（Latch Up）を生じないなどの高信頼性などの利点があ
る。
第１図は完全誘電体分離技術を利用した高速バイポー
ラ（Bipola）集積回路の例である。コレクタ（Collecto
r）領域であるところのｎ層104、n+層103は基盤101とは
絶縁膜102で、隣接素子とはトレンチアイソレイション
（Trench Isolation）の絶縁膜105で分離されており、
通常のpn接合により分離された場合よりコレクタ〜基盤
間の寄生容量が大幅に低減され、回路動作の高速性が得
られる。
ラ（Bipola）集積回路の例である。コレクタ（Collecto
r）領域であるところのｎ層104、n+層103は基盤101とは
絶縁膜102で、隣接素子とはトレンチアイソレイション
（Trench Isolation）の絶縁膜105で分離されており、
通常のpn接合により分離された場合よりコレクタ〜基盤
間の寄生容量が大幅に低減され、回路動作の高速性が得
られる。
第２図ａ〜ｃは完全誘電体分離技術を使用した前記高
速バイポーラ型トランジスタのトレンチアイソレイショ
ン部分の製造工程を示した断面図である。まずシリコン
酸化膜202上にn+層203、ｎ層204を含んだシリコン（Sil
icon）層を第２図ａのように形成する。この形成方法に
はシリコン酸化膜層202とシリコン層を親水性処理後、
接着・熱処理する方法（特公昭62−27040号公報）、レ
ーザ（Laser）または電子ビーム（Beam）による溶融再
結晶化法、O+イオン（Ion）を注入し酸化膜層を形成す
る方法などがある。
速バイポーラ型トランジスタのトレンチアイソレイショ
ン部分の製造工程を示した断面図である。まずシリコン
酸化膜202上にn+層203、ｎ層204を含んだシリコン（Sil
icon）層を第２図ａのように形成する。この形成方法に
はシリコン酸化膜層202とシリコン層を親水性処理後、
接着・熱処理する方法（特公昭62−27040号公報）、レ
ーザ（Laser）または電子ビーム（Beam）による溶融再
結晶化法、O+イオン（Ion）を注入し酸化膜層を形成す
る方法などがある。
次に通常のリソグラフィ（Lithography）法によりパ
ターニング（Patterning）したレジスト（Resist）また
はシリコン酸化膜205をマスク（Mask）にしてCBrF3など
のガス（Gas）を使用した反応性イオンエッチング（Ion
Etching）法などにより異方性の溝206を第２図ｂに示
すように形成する。次に熱酸化することによりトレンチ
内壁のシリコン酸化膜207を形成する（第２図ｃ参
照）。
ターニング（Patterning）したレジスト（Resist）また
はシリコン酸化膜205をマスク（Mask）にしてCBrF3など
のガス（Gas）を使用した反応性イオンエッチング（Ion
Etching）法などにより異方性の溝206を第２図ｂに示
すように形成する。次に熱酸化することによりトレンチ
内壁のシリコン酸化膜207を形成する（第２図ｃ参
照）。
（発明が解決しようとする課題） トレンチコーナー（Corner）部208、210は酸化時に大
きな応力が加わり、酸化膜の薄膜化や、更に結晶欠陥発
生の原因になる。この対策として化学的ドライ（Dry）
エッチングで上部コーナー部凸部208を削り取り、丸め
る方法がある。しかしこの時下部コーナー部209は丸ま
らない。更に下部コーナー部209から発生した欠陥は45
゜斜め上方向に成長し、表面に達する可能性が大とな
り、素子の歩留りを大幅に低減させる。本発明はこのよ
うな事情により成されたもので、絶縁膜上に形成した単
結晶半導体層内に形成する素子間分離にトレンチアイソ
レイションを使用した場合のトレンチ内壁の酸化膜形成
方法に関するもので、トレンチ下部コーナー部から素子
表面方向に発達する結晶欠陥を防止することを目的とす
る。
きな応力が加わり、酸化膜の薄膜化や、更に結晶欠陥発
生の原因になる。この対策として化学的ドライ（Dry）
エッチングで上部コーナー部凸部208を削り取り、丸め
る方法がある。しかしこの時下部コーナー部209は丸ま
らない。更に下部コーナー部209から発生した欠陥は45
゜斜め上方向に成長し、表面に達する可能性が大とな
り、素子の歩留りを大幅に低減させる。本発明はこのよ
うな事情により成されたもので、絶縁膜上に形成した単
結晶半導体層内に形成する素子間分離にトレンチアイソ
レイションを使用した場合のトレンチ内壁の酸化膜形成
方法に関するもので、トレンチ下部コーナー部から素子
表面方向に発達する結晶欠陥を防止することを目的とす
る。
［発明の構成］ （課題を解決するための手段） 絶縁膜上に形成した単結晶半導体層に異方性食刻法で
絶縁膜に達する溝を形成する工程と，前記溝内に減圧気
相成長法により多結晶半導体膜を形成する工程と，熱酸
化法により多結晶半導体膜とこれに接する単結晶半導体
層を酸化し酸化膜を形成する工程に本発明に係わる半導
体装置の素子間分離領域の形成方法の特徴がある。
絶縁膜に達する溝を形成する工程と，前記溝内に減圧気
相成長法により多結晶半導体膜を形成する工程と，熱酸
化法により多結晶半導体膜とこれに接する単結晶半導体
層を酸化し酸化膜を形成する工程に本発明に係わる半導
体装置の素子間分離領域の形成方法の特徴がある。
（作 用） 絶縁膜上に形成した単結晶半導体層に形成するトレン
チアイソレイションの内壁に絶縁膜を形成するとき、予
め減圧気相成長法により多結晶半導体膜を堆積してコー
ナーを丸めた後熱酸化膜を形成することにより、絶縁膜
に接したトレンチ下部コーナーから表面に発達する結晶
欠陥を防止する。
チアイソレイションの内壁に絶縁膜を形成するとき、予
め減圧気相成長法により多結晶半導体膜を堆積してコー
ナーを丸めた後熱酸化膜を形成することにより、絶縁膜
に接したトレンチ下部コーナーから表面に発達する結晶
欠陥を防止する。
（実施例） 本発明の実施例としてnpn型バイポーラトランジスタ
の素子分離領域形成工程を第３図の断面図に従って説明
する。
の素子分離領域形成工程を第３図の断面図に従って説明
する。
まず第３図ａに示すようにシリコン酸化膜などの絶縁
膜302上にコレクタ電極引出し用のn+領域303とｎ領域30
4を含む単結晶半導体層を形成する。この形成方法は従
来例で示したようにウエーハ（Wafer）接着技術による
方法、レーザーまたは電子ビームによる溶融再結晶法、
O+イオン注入による酸化膜形成方法など単結晶半導体層
303、304の結晶の完全性を低下させない方法であれば良
い。
膜302上にコレクタ電極引出し用のn+領域303とｎ領域30
4を含む単結晶半導体層を形成する。この形成方法は従
来例で示したようにウエーハ（Wafer）接着技術による
方法、レーザーまたは電子ビームによる溶融再結晶法、
O+イオン注入による酸化膜形成方法など単結晶半導体層
303、304の結晶の完全性を低下させない方法であれば良
い。
次に通常のリソグラフィ法によりパターニングしたレ
ジストまたはシリコン酸化膜305をマスクとして、CBrF3
などのガスを使用した反応性イオンエッチング法などに
より素子間分離領域に絶縁膜302に達する溝306を第３図
ｂに明らかにしたように形成する。ウエット（Wet）ま
たはドライエッチングによりポリマー（Polymer）及び
ダメージ層を除去後、多結晶シリコン膜307を減圧気相
成長法により1000Åから2000Å程度堆積する（第３図ｃ
参照）。この時上部コーナー部308のみならず下部コー
ナー部309のコーナーに曲率をもって堆積される。な
お、上部コーナー部308と下部コーナー部309は第３図ｃ
と第３図ｄに点線で書いた丸で表示した。
ジストまたはシリコン酸化膜305をマスクとして、CBrF3
などのガスを使用した反応性イオンエッチング法などに
より素子間分離領域に絶縁膜302に達する溝306を第３図
ｂに明らかにしたように形成する。ウエット（Wet）ま
たはドライエッチングによりポリマー（Polymer）及び
ダメージ層を除去後、多結晶シリコン膜307を減圧気相
成長法により1000Åから2000Å程度堆積する（第３図ｃ
参照）。この時上部コーナー部308のみならず下部コー
ナー部309のコーナーに曲率をもって堆積される。な
お、上部コーナー部308と下部コーナー部309は第３図ｃ
と第３図ｄに点線で書いた丸で表示した。
更に900℃から1000℃程度の温度で水素燃焼法により1
000Å以上の熱酸化膜を形成する（第３図ｄ参照）。こ
の時下部コーナー部309、上部コーナー部308には曲率を
もったシリコン酸化膜が形成され、特に下部コーナー部
309からウエーハ表面に発達する欠陥を防止することが
でき、素子の歩留りを大幅に上昇させることができる。
更に減圧気相成長法による多結晶シリコン膜など311を
埋込み、これを酸化シリコン膜312で覆い（第３図ｅ参
照）、素子間分離領域が完成する。
000Å以上の熱酸化膜を形成する（第３図ｄ参照）。こ
の時下部コーナー部309、上部コーナー部308には曲率を
もったシリコン酸化膜が形成され、特に下部コーナー部
309からウエーハ表面に発達する欠陥を防止することが
でき、素子の歩留りを大幅に上昇させることができる。
更に減圧気相成長法による多結晶シリコン膜など311を
埋込み、これを酸化シリコン膜312で覆い（第３図ｅ参
照）、素子間分離領域が完成する。
［発明の効果］ 以上の説明から明らかなように、本発明の完全誘電体
分離に用いるトレンチアイソレイションの形成方法は、
下部絶縁膜に接するコーナー部を容易に丸めることがで
き、従来このコーナー部から発生しやすかった結晶欠陥
を防止することができる。この結晶欠陥は半導体層の表
面方向に発達するもので、従来素子歩留り低下の重大原
因であったが、これが大幅に改善できる。
分離に用いるトレンチアイソレイションの形成方法は、
下部絶縁膜に接するコーナー部を容易に丸めることがで
き、従来このコーナー部から発生しやすかった結晶欠陥
を防止することができる。この結晶欠陥は半導体層の表
面方向に発達するもので、従来素子歩留り低下の重大原
因であったが、これが大幅に改善できる。
第１図は完全誘電体分離法を使用した従来のnpnバイポ
ーラトランジスタの断面図、第２図ａ〜ｃは従来の素子
間分離領域の製造工程を示す断面図、第３図ａ〜ｅは本
発明の素子間分離領域の製造工程を示す断面図である。 101、201、301:半導体基盤、 102、202、302:絶縁膜、 103、203、303:n+型埋込層、 104、204、304:n型コレクタ領域、 205、305:レジストまたはシリコン酸化膜、 206、306:異方性食刻による溝（トレンチ）、 105、107,108、207、310,312:シリコン酸化膜、 208、308:トレンチ上部コーナー部、 209、309:トレンチ下部コーナー部、 210:トレンチ下部コーナー部から発生した結晶欠陥、 106、311:多結晶シリコン膜、 110:p+型グラフトベース領域、 112:n+エミッタ領域、 113:エミッタ電極、 114:ベース電極、 115:コレクタ電極。
ーラトランジスタの断面図、第２図ａ〜ｃは従来の素子
間分離領域の製造工程を示す断面図、第３図ａ〜ｅは本
発明の素子間分離領域の製造工程を示す断面図である。 101、201、301:半導体基盤、 102、202、302:絶縁膜、 103、203、303:n+型埋込層、 104、204、304:n型コレクタ領域、 205、305:レジストまたはシリコン酸化膜、 206、306:異方性食刻による溝（トレンチ）、 105、107,108、207、310,312:シリコン酸化膜、 208、308:トレンチ上部コーナー部、 209、309:トレンチ下部コーナー部、 210:トレンチ下部コーナー部から発生した結晶欠陥、 106、311:多結晶シリコン膜、 110:p+型グラフトベース領域、 112:n+エミッタ領域、 113:エミッタ電極、 114:ベース電極、 115:コレクタ電極。
Claims (1)
- 【請求項１】表面上に絶縁膜が形成された半導体基板を
用意する工程と、不純物濃度の異なる第１の半導体領域
と第２の領域とで構成される単結晶半導体層を、前記第
２の半導体領域より高不純物濃度の前記第１の半導体領
域を前記絶縁膜表面に接して形成する工程と、前記単結
晶半導体層に異方性食刻法で前記絶縁膜に達する溝を形
成する工程と、この溝の形成工程で生じた該溝の内面の
ダメージ層を除去する工程と、このダメージ層の除去工
程後に前記溝の内面に減圧気相成長法により多結晶半導
体膜を下部角状部分の表面に曲率を有するように形成す
る工程と、前工程で形成された前記多結晶半導体膜とこ
の多結晶半導体膜に接する前記単結晶半導体層とを熱酸
化法により酸化して前記溝内に前記絶縁膜に接する下部
コーナー部に応力を緩和する曲率を有するよう酸化膜を
形成する工程を具備することを特徴とする半導体装置の
素子間分離領域の形成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258337A JP2589209B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体装置の素子間分離領域の形成方法 |
| KR1019910016738A KR960012246B1 (ko) | 1990-09-27 | 1991-09-26 | 반도체 장치의 소자간 분리 영역의 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2258337A JP2589209B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体装置の素子間分離領域の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04134844A JPH04134844A (ja) | 1992-05-08 |
| JP2589209B2 true JP2589209B2 (ja) | 1997-03-12 |
Family
ID=17318845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2258337A Expired - Fee Related JP2589209B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体装置の素子間分離領域の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2589209B2 (ja) |
| KR (1) | KR960012246B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| CN101853860A (zh) * | 2009-03-31 | 2010-10-06 | 三垦电气株式会社 | 集成半导体设备和制造该集成半导体设备的方法 |
| CN104295059A (zh) * | 2014-10-28 | 2015-01-21 | 苏州金螳螂建筑装饰股份有限公司 | 点支式透明悬空地面安装结构 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
| JP2002076113A (ja) | 2000-08-31 | 2002-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR100419873B1 (ko) | 2001-09-28 | 2004-02-25 | 주식회사 하이닉스반도체 | 반도체소자의 격리방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59214238A (ja) * | 1983-05-20 | 1984-12-04 | Sanyo Electric Co Ltd | 分離領域の形成方法 |
| JPS6159852A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | 半導体装置の製造方法 |
| US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
-
1990
- 1990-09-27 JP JP2258337A patent/JP2589209B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-26 KR KR1019910016738A patent/KR960012246B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6482701B1 (en) | 1999-08-04 | 2002-11-19 | Denso Corporation | Integrated gate bipolar transistor and method of manufacturing the same |
| US6469345B2 (en) | 2000-01-14 | 2002-10-22 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US6864532B2 (en) | 2000-01-14 | 2005-03-08 | Denso Corporation | Semiconductor device and method for manufacturing the same |
| US7354829B2 (en) | 2000-01-14 | 2008-04-08 | Denso Corporation | Trench-gate transistor with ono gate dielectric and fabrication process therefor |
| US6521538B2 (en) | 2000-02-28 | 2003-02-18 | Denso Corporation | Method of forming a trench with a rounded bottom in a semiconductor device |
| CN101853860A (zh) * | 2009-03-31 | 2010-10-06 | 三垦电气株式会社 | 集成半导体设备和制造该集成半导体设备的方法 |
| CN104295059A (zh) * | 2014-10-28 | 2015-01-21 | 苏州金螳螂建筑装饰股份有限公司 | 点支式透明悬空地面安装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04134844A (ja) | 1992-05-08 |
| KR960012246B1 (ko) | 1996-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |