JPS60123040A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60123040A JPS60123040A JP23065083A JP23065083A JPS60123040A JP S60123040 A JPS60123040 A JP S60123040A JP 23065083 A JP23065083 A JP 23065083A JP 23065083 A JP23065083 A JP 23065083A JP S60123040 A JPS60123040 A JP S60123040A
- Authority
- JP
- Japan
- Prior art keywords
- region
- type
- layer
- semiconductor device
- functional element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造方法に係シ、特に半導体基板
上の各機能素子を電気的に分離する分離領域を有する半
導体装置の製造方法に関する。
上の各機能素子を電気的に分離する分離領域を有する半
導体装置の製造方法に関する。
半導体集積回路の素子間分離領域の構造は、集積度の向
上に伴ってｐｎ接合分離から選択酸化膜分離へと変化し
てきた。特に最近、更に高い集積度を得るために、分離
領域の面積を低減させる新技術が提案されている。たと
えば、口形アイソレーション法（ＩＥＤＭ Ｔａｃｈ、
Ｄｉｇｅｓｔ、ＰＰ、６２〜６５ ：１９８２ ）、ｒ
ｏｐ−ｎ法（ＩＥＤＭ Ｔｅｃｈ、Ｄｉｇｅｓｔ、ＰＰ
。
上に伴ってｐｎ接合分離から選択酸化膜分離へと変化し
てきた。特に最近、更に高い集積度を得るために、分離
領域の面積を低減させる新技術が提案されている。たと
えば、口形アイソレーション法（ＩＥＤＭ Ｔａｃｈ、
Ｄｉｇｅｓｔ、ＰＰ、６２〜６５ ：１９８２ ）、ｒ
ｏｐ−ｎ法（ＩＥＤＭ Ｔｅｃｈ、Ｄｉｇｅｓｔ、ＰＰ
。
５８〜６１：１９８２）、選択エピタキシャル法（ＩＥ
ＤＭ Ｔｅａｈ、Ｄｉｇｅｓｔ、ＰＰ、２４１〜２４４
： １９８２ ）等である。
ＤＭ Ｔｅａｈ、Ｄｉｇｅｓｔ、ＰＰ、２４１〜２４４
： １９８２ ）等である。
しかしながら、これらの方法を用いて分離領域の面積を
低減させたとしても、従来の半導体集積回路の製造方法
では次のような問題点を有していた。すなわち、従来の
製造方法では、分離領域を形成した後で機能素子を形成
するために、機能素子形成段階での１０００℃以上の高
温熱処理工程によって半導体基板と分離領域との界面に
両者の熱膨張係数の相違に起因するストレスが生じてし
まう。このストレスは、半導体基板に結晶欠陥を生じさ
せる主な原因となる。結晶欠陥が発生すると、機能素子
間の電流リークが生じ、半導体集積回路の信頼性を著る
しく低下させてしまう。したがって結晶欠陥の発生は極
力抑制しなければならな込。
低減させたとしても、従来の半導体集積回路の製造方法
では次のような問題点を有していた。すなわち、従来の
製造方法では、分離領域を形成した後で機能素子を形成
するために、機能素子形成段階での１０００℃以上の高
温熱処理工程によって半導体基板と分離領域との界面に
両者の熱膨張係数の相違に起因するストレスが生じてし
まう。このストレスは、半導体基板に結晶欠陥を生じさ
せる主な原因となる。結晶欠陥が発生すると、機能素子
間の電流リークが生じ、半導体集積回路の信頼性を著る
しく低下させてしまう。したがって結晶欠陥の発生は極
力抑制しなければならな込。
本発明は上記問題点に鑑みなされたものであシ、その目
的とするところは結晶欠陥の少ない分離領域を有する半
導体装置の製造方法を提供することにある。
的とするところは結晶欠陥の少ない分離領域を有する半
導体装置の製造方法を提供することにある。
上記目的を達成するために、本発明による半導体装置の
製造方法は機能素子を形成した後に分離領域を形成する
ことを特徴とする。
製造方法は機能素子を形成した後に分離領域を形成する
ことを特徴とする。
以下本発明の実施例を図面を用いて詳細に説明する。
第１図ないし第７図は、本発明による半導体装置の製造
方法の一実施例を示す工程図であシ、本実施例ではバイ
ポーラ集積回路を取）あげている。
方法の一実施例を示す工程図であシ、本実施例ではバイ
ポーラ集積回路を取）あげている。
むろん本冥施例に限定されるものではない。
第１図は、分離領域形成のステップを除去したバイポー
ラ集積回路の製造工程によって得られた半導体基板上の
機能素子の概略的断面図である。
ラ集積回路の製造工程によって得られた半導体基板上の
機能素子の概略的断面図である。
Ｐ形基板１（たとえばシリコン）上の全面にＮ十埋込み
層２が形成され、さらにＮ形エピタキシャル成長層３が
形成される。Ｎ形エピタキシャル成長層３にはＰ形ペー
ス領域４、さらにＮ＋形エミッタ領域５が形成されると
ともに、コレクタ電極取υ出し用の鰐形領域６が形成さ
れる。そして表面全体が熱酸化膜７で覆われている。
層２が形成され、さらにＮ形エピタキシャル成長層３が
形成される。Ｎ形エピタキシャル成長層３にはＰ形ペー
ス領域４、さらにＮ＋形エミッタ領域５が形成されると
ともに、コレクタ電極取υ出し用の鰐形領域６が形成さ
れる。そして表面全体が熱酸化膜７で覆われている。
このように機能素子（ここでは）々イポーラ・トランジ
スタ）を形成しておき、次に分離領域を形成する。
スタ）を形成しておき、次に分離領域を形成する。
第２図には、熱酸化膜７の上にホトレゾスト８が回転塗
布された状態が示されている。この状態から、異方性ド
ライ・エツチングによって、ホトレジスト８と熱酸化膜
７を等速度でエツチングし、熱酸化膜７の表面を平坦化
する。
布された状態が示されている。この状態から、異方性ド
ライ・エツチングによって、ホトレジスト８と熱酸化膜
７を等速度でエツチングし、熱酸化膜７の表面を平坦化
する。
第３図には、平坦化された熱酸化膜７の上にプラズマＣ
ＶＤ法によって窒化硅素（８１３Ｎ４）膜９を成長させ
た状態が示されている。窒化硅素膜９は機能素子領域の
第１保護膜であるが、同時に分離領域形成時の耐エツチ
ングマスクとしても使用されるので、実用上支障を来た
さない程度に十分厚く成長させておく必要がある。
ＶＤ法によって窒化硅素（８１３Ｎ４）膜９を成長させ
た状態が示されている。窒化硅素膜９は機能素子領域の
第１保護膜であるが、同時に分離領域形成時の耐エツチ
ングマスクとしても使用されるので、実用上支障を来た
さない程度に十分厚く成長させておく必要がある。
第４図には、分離領域を形成する場所に、通常のホトエ
ツチング工程によシ窒化硅素膜９および熱酸化膜７を貫
いて開口１０が形成された状態が示されている。
ツチング工程によシ窒化硅素膜９および熱酸化膜７を貫
いて開口１０が形成された状態が示されている。
第５図には、溝１１がＮ形エピメキシャル成長層３およ
びＮ＋埋込み層２を貫いてＰ形基板１にまで食い込んで
形成された状態が示されている。このような溝１１は異
方性ドライエツチングによシＣ（Ｊ４＋０２等のガス系
を用いて形成することができ、本実施例では開口幅は３
μｍ程度、深さは５μｍ程度である。
びＮ＋埋込み層２を貫いてＰ形基板１にまで食い込んで
形成された状態が示されている。このような溝１１は異
方性ドライエツチングによシＣ（Ｊ４＋０２等のガス系
を用いて形成することができ、本実施例では開口幅は３
μｍ程度、深さは５μｍ程度である。
溝１１はＮ＋埋込み層２よシ深く形成されるので、。
Ｎ＋埋込み層２と分離領域はセルファライン化が可能と
なる。
なる。
また、溝１１が形成されると、熱硝酸等で基板全体が処
理される。そのために露出している部分に薄い酸化膜が
形成される。この酸化膜をＨＦの水溶液等で除去すれば
、分離領域形成時の汚染等を除去することができる。
理される。そのために露出している部分に薄い酸化膜が
形成される。この酸化膜をＨＦの水溶液等で除去すれば
、分離領域形成時の汚染等を除去することができる。
第６図には、基板表面に埋め戻し材料１２（たとえばＣ
ＶＤ −５ｔｏ２等）を成長させ、溝１１を埋め戻した
状態が示されている。埋め戻し材料１２としては、低温
での気相成長膜が有効であシ、特に段差被覆特性にすぐ
れた減圧下でのＣＶＤ −８１０２膜、あるいはこれに
リンを少量加えたＰＳＧ（ｐｈｏｉｐｈｏ−ｓｉｌｉｃ
ａｔｅ−ｇｌａｓｓ）膜が適している。さらに埋め戻し
材料１２としては、常圧ＣＶＤ法にょるｃｖｎ−ｓｔｏ
２Ｈ５ＰＳＧ膜や、プラス−ｆ ＣＶＤ法にエルＣＶＤ
−８１０２膜、ＰＳＧ膜、窒化硅素膜等も利用できる。
ＶＤ −５ｔｏ２等）を成長させ、溝１１を埋め戻した
状態が示されている。埋め戻し材料１２としては、低温
での気相成長膜が有効であシ、特に段差被覆特性にすぐ
れた減圧下でのＣＶＤ −８１０２膜、あるいはこれに
リンを少量加えたＰＳＧ（ｐｈｏｉｐｈｏ−ｓｉｌｉｃ
ａｔｅ−ｇｌａｓｓ）膜が適している。さらに埋め戻し
材料１２としては、常圧ＣＶＤ法にょるｃｖｎ−ｓｔｏ
２Ｈ５ＰＳＧ膜や、プラス−ｆ ＣＶＤ法にエルＣＶＤ
−８１０２膜、ＰＳＧ膜、窒化硅素膜等も利用できる。
また、光励起エネルギーを用いたホトＣＶＤ法等も有効
な手段である。
な手段である。
すでに述べたように、結晶欠陥の発生は９ｏｏ℃以上の
高温熱処理で顕著になると考えられている。
高温熱処理で顕著になると考えられている。
しかし本実施例においては、上記のように９００Ｃ以下
の低温で分離領域の溝１１を埋め戻すために、埋め戻さ
れた溝１１と半導体との界面でストレス等の蓄積がなく
、結晶欠陥を誘発することがない。
の低温で分離領域の溝１１を埋め戻すために、埋め戻さ
れた溝１１と半導体との界面でストレス等の蓄積がなく
、結晶欠陥を誘発することがない。
また、溝１１を形成する際に異方性ドライ・エツチング
等で溝１１に与えられたダメージ等は、９００℃以下の
低温の窒素あるいは水素雰囲気中で熱処理することで回
復させることが可能である。
等で溝１１に与えられたダメージ等は、９００℃以下の
低温の窒素あるいは水素雰囲気中で熱処理することで回
復させることが可能である。
また、この様な低温熱処理工程では、機能素子領域の不
純物濃度分布等に与える影響も皆無と考えてよい。
純物濃度分布等に与える影響も皆無と考えてよい。
第７図には、第２図で述べた処理によって埋め戻し材料
１２をエツチング除去し、平坦化した状態が示されてい
る。こうして埋め戻し材料１２が分離領域として形成さ
れた。
１２をエツチング除去し、平坦化した状態が示されてい
る。こうして埋め戻し材料１２が分離領域として形成さ
れた。
第７図以降の処理工程は、コン夛りト・ホールの形成、
Ａ！電極の形成、第２表面保護膜の形成等の通常の製造
工程である。
Ａ！電極の形成、第２表面保護膜の形成等の通常の製造
工程である。
以上、第１図ないし第７図で示し−たように、異方性ド
ライ・エツチング等で分離領域としての溝１１を形成す
る場合には、深さ５〜６μｍ程度が限界である。したが
って、エピタキシャル成長層３が６μｍ以上の厚さを有
する半導体装置や、分離領域直下にＰ＋層が必要とされ
る半導体装置に対しては、第８図に示されるように、エ
ビタキシャ）し成長層３を形成する前に？埋込み層２と
同時に戸埋込み層１３を形成すればよい。
ライ・エツチング等で分離領域としての溝１１を形成す
る場合には、深さ５〜６μｍ程度が限界である。したが
って、エピタキシャル成長層３が６μｍ以上の厚さを有
する半導体装置や、分離領域直下にＰ＋層が必要とされ
る半導体装置に対しては、第８図に示されるように、エ
ビタキシャ）し成長層３を形成する前に？埋込み層２と
同時に戸埋込み層１３を形成すればよい。
Ｐ＋埋込み層１３は、機能素子形成時の高温熱処理によ
って２〜３μｍ程度、あるいはそれ以上エピタキシャル
成長層３内に湧き上ってくるので、溝１１を形成する時
にその深さをＰ 埋込み層１３の湧き上シ分だけ浅くす
ることができる。
って２〜３μｍ程度、あるいはそれ以上エピタキシャル
成長層３内に湧き上ってくるので、溝１１を形成する時
にその深さをＰ 埋込み層１３の湧き上シ分だけ浅くす
ることができる。
このようにＰ＋埋込み層１３を形成しておくことで、最
高１０μｍ程度のエピタキシャル成長層３を持つような
半導体装置に対しても必要十分な分離領域を形成するこ
とが可能である・ さらに、第１図ないし第８図で示された工程によって、
一般にウォールド・ペース構造と呼ばれる構造を形成す
ることも容易となる。ウォールド・ペース構造は、機能
素子領域のたとえばペース拡散部と分離酸化膜とを密着
させる構造である。この構造によって、機能素子の領域
を従来の構造と比較して小さくすることができる。また
、このように分離領域と機能素子領域の活性領域を密着
させることＫよって個々の機能素子の大きさの不揃いを
なくすことも可能である。
高１０μｍ程度のエピタキシャル成長層３を持つような
半導体装置に対しても必要十分な分離領域を形成するこ
とが可能である・ さらに、第１図ないし第８図で示された工程によって、
一般にウォールド・ペース構造と呼ばれる構造を形成す
ることも容易となる。ウォールド・ペース構造は、機能
素子領域のたとえばペース拡散部と分離酸化膜とを密着
させる構造である。この構造によって、機能素子の領域
を従来の構造と比較して小さくすることができる。また
、このように分離領域と機能素子領域の活性領域を密着
させることＫよって個々の機能素子の大きさの不揃いを
なくすことも可能である。
なお、本実施例においては、分離領域の形成と機能素子
領域の形成の順序を入れ換えただけであるので、マスク
・７’ｔ−セスが増えるわけではない。
領域の形成の順序を入れ換えただけであるので、マスク
・７’ｔ−セスが増えるわけではない。
また分離領域を形成するために必要な幅は、異方性エツ
チングを行なうに必要な幅であればよく、素子の微細化
に適している。
チングを行なうに必要な幅であればよく、素子の微細化
に適している。
さらに、本実施例において、分離領域形成時の異方性エ
ツチングに対する耐エツチング・マスクとして窒化硅素
膜を用いるので、分離領域形成時に機能素子領域を汚染
することがなく、信頼性を向上させることができる。
ツチングに対する耐エツチング・マスクとして窒化硅素
膜を用いるので、分離領域形成時に機能素子領域を汚染
することがなく、信頼性を向上させることができる。
以上詳細に説明したように、本発明による半導体装置の
製造方法は機能素子領域の形成後に分離領域を形成する
ことで、分離領域と半導体基板の界面にストレスが蓄積
されず結晶欠陥が誘発されないために信頼性の高い半導
体装置が得られるという大きな効果を有する。
製造方法は機能素子領域の形成後に分離領域を形成する
ことで、分離領域と半導体基板の界面にストレスが蓄積
されず結晶欠陥が誘発されないために信頼性の高い半導
体装置が得られるという大きな効果を有する。
第１図ないし第７図は、本発明による半導体装置の製造
方法の一実施例を示す製造工程図、第８図はＰ＋埋込み
層を有する半導体装置の概略的断面図である。 １・・・Ｐ形基板、２・・−Ｎ＋埋込み層、３・・・Ｎ
形エピタキシャル成長層、７・・・熱酸化膜、９・・・
窒化硅素膜、１１・・・溝、１２・・・埋め戻し材料。 １１１図 ＠２図 ｉＩ３図 塩５図 １ＩＧ図
方法の一実施例を示す製造工程図、第８図はＰ＋埋込み
層を有する半導体装置の概略的断面図である。 １・・・Ｐ形基板、２・・−Ｎ＋埋込み層、３・・・Ｎ
形エピタキシャル成長層、７・・・熱酸化膜、９・・・
窒化硅素膜、１１・・・溝、１２・・・埋め戻し材料。 １１１図 ＠２図 ｉＩ３図 塩５図 １ＩＧ図
Claims (3)
- （１）半導体基板上に機能素子を形成した後に、該機能
素子の各々を分離する溝を形成し、該溝に絶縁物を埋め
込んで分離領域としたことを特徴とする半導体装置の製
造方法。 - （２）上記絶縁物はＰＳＧであることを特徴とする特許
請求の範囲第１項記載の゛半導体装置の製造方法。 - （３）上記ＰＳＧはプラズマＣｖＤ法で形成されること
を特徴とする特許請求の範囲第２項記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23065083A JPS60123040A (ja) | 1983-12-08 | 1983-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23065083A JPS60123040A (ja) | 1983-12-08 | 1983-12-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123040A true JPS60123040A (ja) | 1985-07-01 |
Family
ID=16911115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23065083A Pending JPS60123040A (ja) | 1983-12-08 | 1983-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001705A (en) * | 1995-03-31 | 1999-12-14 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench structures |
-
1983
- 1983-12-08 JP JP23065083A patent/JPS60123040A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001705A (en) * | 1995-03-31 | 1999-12-14 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench structures |
| US6362072B1 (en) * | 1995-03-31 | 2002-03-26 | Stmicroelectronics S.R.L. | Process for realizing trench structures |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0004298B1 (en) | Method of fabricating isolation of and contact to burried layers of semiconductor structures | |
| EP0098374A2 (en) | Isolated dielectric structure for integrated circuits and method for fabricating such structure | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| US3972754A (en) | Method for forming dielectric isolation in integrated circuits | |
| JP2589209B2 (ja) | 半導体装置の素子間分離領域の形成方法 | |
| JPS59112633A (ja) | 半導体装置 | |
| JPS59108325A (ja) | 半導体装置の製造方法 | |
| JPS59232437A (ja) | 半導体装置の製造方法 | |
| JPS60123040A (ja) | 半導体装置の製造方法 | |
| JPH0334541A (ja) | 半導体装置の製造方法 | |
| JPH01307241A (ja) | 半導体装置の製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JPS5893252A (ja) | 半導体装置及びその製造方法 | |
| JPH07235547A (ja) | 半導体集積回路の製造方法 | |
| JPS58159348A (ja) | 半導体装置の分離方法 | |
| JPS60126847A (ja) | 半導体装置の製造方法 | |
| JPS59215741A (ja) | 半導体集積回路装置の製造方法 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 | |
| JPS6322065B2 (ja) | ||
| JP2002083877A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS5941851A (ja) | 半導体装置の製造方法 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| JP2575206B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH01239870A (ja) | 半導体装置製造方法 | |
| JPS62179127A (ja) | 半導体装置 |