JPS59112633A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59112633A JPS59112633A JP22246382A JP22246382A JPS59112633A JP S59112633 A JPS59112633 A JP S59112633A JP 22246382 A JP22246382 A JP 22246382A JP 22246382 A JP22246382 A JP 22246382A JP S59112633 A JPS59112633 A JP S59112633A
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- JP
- Japan
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- semiconductor substrate
- groove
- substrate
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- polysilicon
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はバイポーラＩＣ（集積回路）の素子間分離を
良くし超高耐圧を計るようにした半導体装置に関する。
良くし超高耐圧を計るようにした半導体装置に関する。
従来、一般的なバイポーラＩＣにおける素子間分離技術
はＰＮ接合分離、空乏層分離、選択的絶縁膜成長法など
で行なわれていた。このよ田 うな従来の方法では高い耐外を得ることができなかった
。このため、反応性イオンエツチングによる溝掘りとそ
の溝の絶縁物による埋め立てが高耐圧に適していると考
えられるが、更に超高耐圧素子を作るためには更に深く
て幅の広い溝を掘り、これを埋めたてなければならない
。
はＰＮ接合分離、空乏層分離、選択的絶縁膜成長法など
で行なわれていた。このよ田 うな従来の方法では高い耐外を得ることができなかった
。このため、反応性イオンエツチングによる溝掘りとそ
の溝の絶縁物による埋め立てが高耐圧に適していると考
えられるが、更に超高耐圧素子を作るためには更に深く
て幅の広い溝を掘り、これを埋めたてなければならない
。
第１図を用いて反応性イオンエツチングによる溝掘りと
絶縁物理め立てによる素子間分離を説明する。第１図に
おいて、１１は掘型半導体基板、１２は上記半導体基板
１１上に気相成長法により形成されたｎ層である。そし
て、１３は上記半導体基板１ノ及びｎ層１２を反応性イ
オンエツチングにより溝を掘り、高温の酸化雰囲気中に
さらされて形成されたＳ ｒ ０２膜である。
絶縁物理め立てによる素子間分離を説明する。第１図に
おいて、１１は掘型半導体基板、１２は上記半導体基板
１１上に気相成長法により形成されたｎ層である。そし
て、１３は上記半導体基板１ノ及びｎ層１２を反応性イ
オンエツチングにより溝を掘り、高温の酸化雰囲気中に
さらされて形成されたＳ ｒ ０２膜である。
さらに、１４はプラズマＣｖＤ法により形成されたＳｉ
３Ｎ４膜である。また、１５は反応性イオンエツチング
により掘られた溝を埋めるために減圧ＣＶＤ法により堆
積されたポリシリコンである。
３Ｎ４膜である。また、１５は反応性イオンエツチング
により掘られた溝を埋めるために減圧ＣＶＤ法により堆
積されたポリシリコンである。
第１図に示したような素子間分離を実現するために、例
えば幅２０μｍ１深さ２０μｍの溝を掘うた場合に、そ
の溝をポリシリコン１５で埋めたてるには長時間要する
と共に、１０μｍ程度の段差ａが発生する。このような
段差ａは後の工程で配線切れあるいはマスク合せ不良等
が発生するという欠点があった。また、このような段差
ａを平坦化する処理も容易でないという欠点があった。
えば幅２０μｍ１深さ２０μｍの溝を掘うた場合に、そ
の溝をポリシリコン１５で埋めたてるには長時間要する
と共に、１０μｍ程度の段差ａが発生する。このような
段差ａは後の工程で配線切れあるいはマスク合せ不良等
が発生するという欠点があった。また、このような段差
ａを平坦化する処理も容易でないという欠点があった。
この発明は上記の点に鑑みてなされたもので、その目的
は高耐圧のバイポーラＩＣの素子間分離のための溝の埋
め立てを容易に一シ、光面平坦化をも容易にした半導体
装置を提供することにある。
は高耐圧のバイポーラＩＣの素子間分離のための溝の埋
め立てを容易に一シ、光面平坦化をも容易にした半導体
装置を提供することにある。
反応性イオンエツチングを用いて、バイポーラｒｃの素
子間分離用溝の中に柱を残すようにエツチングして。そ
の柱を完全に熱酸化し、柱と柱の隙間、素子と柱との隙
間を窒化シリコン（ｓ １５Ｎ４ ） 、ポリシリコン
で埋めている。
子間分離用溝の中に柱を残すようにエツチングして。そ
の柱を完全に熱酸化し、柱と柱の隙間、素子と柱との隙
間を窒化シリコン（ｓ １５Ｎ４ ） 、ポリシリコン
で埋めている。
凭り。
以下、図面を参倍してこの発明の一実施例を説明する。
まず、第２図（Ａ）に示すようにｐ型半導体基板２１上
に気相成長法により９層２２を形成する。そして、反応
性イオンエツチングにより上記ｐ型半導体基板２１に到
達するように複数の素子分離用溝２３１〜２３４を形成
する。このようにして、角柱２４１〜２４３を残す。上
記素子分離用溝２３１〜２３４は、例えば耐圧１５０Ｖ
のｎｐｎ ）ランノスタを形成する場合は、上記ｎ層２
２のｎ型不純物濃度を５×１０ ｃｒｎ にした場合２
０μｍ程度となる。また、角柱２４１〜２４３の幅は３
μｍ程度である。次に、第２図（Ｂ）に示すように高温
の酸化雰囲気中にさらすことにより角柱２４１〜２４３
を完全に熱酸化すると共に、上記ｎ層曽２２及び半導体
基板２１上にＳｉＯ２膜２５全２５する。次に、第２図
（Ｃ）に示すようにプラズマＣＶＤ法により上記ＳｉＯ
２膜２５上２５上５Ｎ４膜２６を形成する。
に気相成長法により９層２２を形成する。そして、反応
性イオンエツチングにより上記ｐ型半導体基板２１に到
達するように複数の素子分離用溝２３１〜２３４を形成
する。このようにして、角柱２４１〜２４３を残す。上
記素子分離用溝２３１〜２３４は、例えば耐圧１５０Ｖ
のｎｐｎ ）ランノスタを形成する場合は、上記ｎ層２
２のｎ型不純物濃度を５×１０ ｃｒｎ にした場合２
０μｍ程度となる。また、角柱２４１〜２４３の幅は３
μｍ程度である。次に、第２図（Ｂ）に示すように高温
の酸化雰囲気中にさらすことにより角柱２４１〜２４３
を完全に熱酸化すると共に、上記ｎ層曽２２及び半導体
基板２１上にＳｉＯ２膜２５全２５する。次に、第２図
（Ｃ）に示すようにプラズマＣＶＤ法により上記ＳｉＯ
２膜２５上２５上５Ｎ４膜２６を形成する。
さらに、減圧ＣＶＤ法によりポリシリコン゛２７を堆積
させて素子分離用溝２３１〜２３４を埋め立てている。
させて素子分離用溝２３１〜２３４を埋め立てている。
第２図（Ｃ）を見ても明らかなように素子分離用溝２３
１〜２３４の幅は従来より小さくなって−いるため、ポ
リシリコン２７の段差は小さくなっている。このため、
表面平坦化も容易となる。
１〜２３４の幅は従来より小さくなって−いるため、ポ
リシリコン２７の段差は小さくなっている。このため、
表面平坦化も容易となる。
なお、上記実施例においては、角柱２４１〜２４３を完
全に熱酸化したが、半導体基板２１と同導′亀型不純物
を拡散するようにしても良い。
全に熱酸化したが、半導体基板２１と同導′亀型不純物
を拡散するようにしても良い。
また、熱酸化と不純物の拡散を組み合わせるようにして
も良い。
も良い。
以上詳述したようにこの発明によれば、高耐圧のバイポ
ーラＩＣの素子間分離の溝の埋め立てを容易にし、表面
平坦化をも容易にした半導体装置゛を提供することがで
きる。
ーラＩＣの素子間分離の溝の埋め立てを容易にし、表面
平坦化をも容易にした半導体装置゛を提供することがで
きる。
第１図は従来のバイポーラＩＣの素子量分シＷを示す図
、第２図（Ａ）及び（Ｂ）はこの発明の一実施例に係る
半導体装置の製造工程を示す図、第２図（Ｃ）は同実施
例に係る半導体装置を示す図である。 ２１・・・ｐ型半導体基板、２３１〜２３４・・・素子
分離用溝、２４１〜２４３・・・角柱、２５・・・５ｌ
Ｏ２膜、２６・・・５ｉ５Ｎ４膜、２７・・・ポリシリ
コン。 出願人代理人 弁理士 鈴 江 武 彦牙］図 ａ 牙２図 牙２図 （Ｃ） ＝ｌト
、第２図（Ａ）及び（Ｂ）はこの発明の一実施例に係る
半導体装置の製造工程を示す図、第２図（Ｃ）は同実施
例に係る半導体装置を示す図である。 ２１・・・ｐ型半導体基板、２３１〜２３４・・・素子
分離用溝、２４１〜２４３・・・角柱、２５・・・５ｌ
Ｏ２膜、２６・・・５ｉ５Ｎ４膜、２７・・・ポリシリ
コン。 出願人代理人 弁理士 鈴 江 武 彦牙］図 ａ 牙２図 牙２図 （Ｃ） ＝ｌト
Claims (1)
- 一導電型半導体基板と、上記半導体基板上に形成された
上記半導体基板と反対導電型半導体層と、上記半導体基
板に到達するように上記反対導電型半導体層から掘られ
た複数の素子分離用溝と、上記素子分離用溝間に形成さ
れた熱酸化あるいは上記半導体基板と同導電型の不純物
を拡散された柱状領域とを具備し、上記柱状源域上に絶
縁膜を形成した後上記素子分離用溝を絶縁物にて埋める
ようにしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22246382A JPS59112633A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22246382A JPS59112633A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112633A true JPS59112633A (ja) | 1984-06-29 |
Family
ID=16782807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22246382A Pending JPS59112633A (ja) | 1982-12-18 | 1982-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112633A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5756389A (en) * | 1993-12-22 | 1998-05-26 | Goldstar Electron Company, Ltd. | Method for forming trench isolation for semiconductor device |
| EP1032031A2 (en) * | 1998-10-23 | 2000-08-30 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising edge protection structures having a limited planar dimension |
| EP1037274A2 (en) * | 1998-10-23 | 2000-09-20 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure having a limited planar dimension |
| US6451655B1 (en) | 1999-08-26 | 2002-09-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure of limited planar dimension |
| US6495423B1 (en) | 1999-08-26 | 2002-12-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising edge protection structures having a limited planar dimension |
| US6599812B1 (en) * | 1998-10-23 | 2003-07-29 | Stmicroelectronics S.R.L. | Manufacturing method for a thick oxide layer |
| US6869856B2 (en) | 2001-10-30 | 2005-03-22 | Stmicroelectronics S.R.L. | Process for manufacturing a semiconductor wafer integrating electronic devices including a structure for electromagnetic decoupling |
| JP2007250600A (ja) * | 2006-03-14 | 2007-09-27 | Toyota Motor Corp | 半導体装置および半導体装置の製造方法 |
| CN104124140A (zh) * | 2013-04-24 | 2014-10-29 | 上海华虹宏力半导体制造有限公司 | 形成交替排列的p型和n型半导体薄层的方法 |
-
1982
- 1982-12-18 JP JP22246382A patent/JPS59112633A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5756389A (en) * | 1993-12-22 | 1998-05-26 | Goldstar Electron Company, Ltd. | Method for forming trench isolation for semiconductor device |
| EP1032031A2 (en) * | 1998-10-23 | 2000-08-30 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising edge protection structures having a limited planar dimension |
| EP1037274A2 (en) * | 1998-10-23 | 2000-09-20 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure having a limited planar dimension |
| EP1032031A3 (en) * | 1998-10-23 | 2001-03-14 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising edge protection structures having a limited planar dimension |
| EP1037274A3 (en) * | 1998-10-23 | 2001-03-14 | STMicroelectronics S.r.l. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure having a limited planar dimension |
| US6599812B1 (en) * | 1998-10-23 | 2003-07-29 | Stmicroelectronics S.R.L. | Manufacturing method for a thick oxide layer |
| US6451655B1 (en) | 1999-08-26 | 2002-09-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising a first power region and at least a second region as well as an isolation structure of limited planar dimension |
| US6495423B1 (en) | 1999-08-26 | 2002-12-17 | Stmicroelectronics S.R.L. | Electronic power device monolithically integrated on a semiconductor and comprising edge protection structures having a limited planar dimension |
| US6693019B2 (en) | 1999-08-26 | 2004-02-17 | Stmicroelectronics S.R.L. | Method of manufacturing an electronic power device monolithically integrated on a semiconductor and comprising a first power region, a second region, and an isolation structure of limited planar dimension |
| US6869856B2 (en) | 2001-10-30 | 2005-03-22 | Stmicroelectronics S.R.L. | Process for manufacturing a semiconductor wafer integrating electronic devices including a structure for electromagnetic decoupling |
| JP2007250600A (ja) * | 2006-03-14 | 2007-09-27 | Toyota Motor Corp | 半導体装置および半導体装置の製造方法 |
| CN104124140A (zh) * | 2013-04-24 | 2014-10-29 | 上海华虹宏力半导体制造有限公司 | 形成交替排列的p型和n型半导体薄层的方法 |
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