JPS62132342A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS62132342A JPS62132342A JP27371985A JP27371985A JPS62132342A JP S62132342 A JPS62132342 A JP S62132342A JP 27371985 A JP27371985 A JP 27371985A JP 27371985 A JP27371985 A JP 27371985A JP S62132342 A JPS62132342 A JP S62132342A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は分離深さの深い絶縁分離を得ることのできる
半導体集積回路に関する。
半導体集積回路に関する。
従来の技術
従来、絶縁物で素子分離を行う方法として分離形成領域
の半導体基板をエツチングして溝を形成し、前記溝を絶
縁膜もしくは多結晶半導体膜で埋める工程が提案されて
いる（特開昭５８−８２５３２号、特開昭５８−９３３
３号）。
の半導体基板をエツチングして溝を形成し、前記溝を絶
縁膜もしくは多結晶半導体膜で埋める工程が提案されて
いる（特開昭５８−８２５３２号、特開昭５８−９３３
３号）。
その製造方法の一例を第２図Ａ −Ｄに示す。
まずＰ形シリコン基板１上にＳｉ３Ｎ４膜２を形成し、
ホトリソ技術およびＲＩＥ法により分離形成領域のＳｉ
３Ｎ、膜２を除去し、シリコン基板１をエツチングして
幅２μｍ、深さ３〜６μｍの溝３を形成する。そしてチ
ャンネルストッパー用のボロンを溝３の底部にイオン注
入して注入領域５を形成する（第２図Ａ）。
ホトリソ技術およびＲＩＥ法により分離形成領域のＳｉ
３Ｎ、膜２を除去し、シリコン基板１をエツチングして
幅２μｍ、深さ３〜６μｍの溝３を形成する。そしてチ
ャンネルストッパー用のボロンを溝３の底部にイオン注
入して注入領域５を形成する（第２図Ａ）。
次に、８１３Ｎ４膜２を除去し、基板表面に厚さ約０．
２μｍのＳｉｎ、、膜６を形成する。同時に注入領域５
ばｐ＋十形ャンネルストッパー領域７が形成される（第
２図Ｂ）。
２μｍのＳｉｎ、、膜６を形成する。同時に注入領域５
ばｐ＋十形ャンネルストッパー領域７が形成される（第
２図Ｂ）。
次に、多結晶シリコン膜を約１μｍ成長させ、ｐａｃｅ
３の拡散によりｎ＋形多結晶シリコン膜にする。そして
ＲＩＥ技術を用いて溝３にのみ多結晶シリコン膜８を残
す（第２図Ｃ）。
３の拡散によりｎ＋形多結晶シリコン膜にする。そして
ＲＩＥ技術を用いて溝３にのみ多結晶シリコン膜８を残
す（第２図Ｃ）。
次に、５１０２膜６を除去し、加熱酸化すると、ｎ十形
多結晶シリコン膜８上には厚さ０．５μｍの５１０２膜
９、ンリコン基板上には厚さ０．２μｍのＳｉＯ２膜１
ｏ全１ｏする（第２図Ｄ）。
多結晶シリコン膜８上には厚さ０．５μｍの５１０２膜
９、ンリコン基板上には厚さ０．２μｍのＳｉＯ２膜１
ｏ全１ｏする（第２図Ｄ）。
上記工程において、溝３には多結晶シリコン膜８、Ｓｉ
ｎ、、膜６．９で埋められ絶縁分離領域が形成される。
ｎ、、膜６．９で埋められ絶縁分離領域が形成される。
発明が解決しようとする問題点
上記工程において、溝３を形成する場合、分離領域の歪
を緩和させるため、および横方向へもエツチングが進む
ため溝の側面が傾斜する。バイポーラＬＳＩの分離の例
を第３図に示す。ｐ形基板１１にｎ＋十形込領域１２、
エピタキシアル層１３、シリコンのエツチングマスクと
して５ｉｎ２膜１４を形成する。そして５ｉ０２膜１４
をマスクにしてシリコンをエツチングして溝１６を形成
する。このとき、分離領域の歪を緩和させるだめに横方
向へもエツチングを進めるためと、５ｉｎ２膜１４のエ
ツチング窓の端がエツチングにより後退するために溝１
５の側面は傾斜をもつ。そのためにチャネルストッパー
用のボロンをイオン注入すると溝の側面１６にもボロン
が注入され、ｐ十形領域１７がｎ 影領域１２と接して
しまう。
を緩和させるため、および横方向へもエツチングが進む
ため溝の側面が傾斜する。バイポーラＬＳＩの分離の例
を第３図に示す。ｐ形基板１１にｎ＋十形込領域１２、
エピタキシアル層１３、シリコンのエツチングマスクと
して５ｉｎ２膜１４を形成する。そして５ｉ０２膜１４
をマスクにしてシリコンをエツチングして溝１６を形成
する。このとき、分離領域の歪を緩和させるだめに横方
向へもエツチングを進めるためと、５ｉｎ２膜１４のエ
ツチング窓の端がエツチングにより後退するために溝１
５の側面は傾斜をもつ。そのためにチャネルストッパー
用のボロンをイオン注入すると溝の側面１６にもボロン
が注入され、ｐ十形領域１７がｎ 影領域１２と接して
しまう。
また溝３の深さが深く、幅が狭いと溝に空洞が生じるの
で完全に多結晶シリコン膜８を埋めるのは困難である。
で完全に多結晶シリコン膜８を埋めるのは困難である。
問題点を解決するだめの手段
上記問題点を解決する本発明の技術的手段は分離形成領
域の半導体基板を所定の深さまで除去し、第１の溝を形
成する。そして前記第１の溝に絶縁膜もしくは多結晶半
導体を埋める。そして選択エピタキシアル法により単結
晶上にエピタキシアル層を形成し、前記第１の溝上に第
２の溝を形成する。そしてこの第２の溝を絶縁膜もしく
は多結晶半導体で埋めて素子間分離領域を形成する。
域の半導体基板を所定の深さまで除去し、第１の溝を形
成する。そして前記第１の溝に絶縁膜もしくは多結晶半
導体を埋める。そして選択エピタキシアル法により単結
晶上にエピタキシアル層を形成し、前記第１の溝上に第
２の溝を形成する。そしてこの第２の溝を絶縁膜もしく
は多結晶半導体で埋めて素子間分離領域を形成する。
作用
この技術的手段による作用は次のようになる。
すなわち、分離用溝を深くすることなく分離深さの深い
分離が可能であるので、高歩留の絶縁分離をすることが
できる。
分離が可能であるので、高歩留の絶縁分離をすることが
できる。
実施例
以下、本発明の一実施例としてバイポーラＩＣの製造工
程を第１図Ａ −Ｇに示す。
程を第１図Ａ −Ｇに示す。
まず、選択拡散法によりｐ形基板２０のトランジスタ形
成領域にアンチモンを拡散して拡散深さ１μｍのｎ十形
領域２１を形成する（第１図Ａ）。
成領域にアンチモンを拡散して拡散深さ１μｍのｎ十形
領域２１を形成する（第１図Ａ）。
次に、前記基板上に厚さ０．１μｍの３ｉ０２膜２２、
厚さ０．１μｍのＳｉ３Ｎ４膜２３を形成する。そして
ホトリソ技術により、ｎ十埋込領域２１の周辺のホトレ
ジスト膜２４を除去し、ホトレジスト膜２４をマスクに
してシリコン基板２ｏをエツチングし、深さ１．５〜２
μｍ１幅０．６〜１．５μｍの第１の溝２６を形成する
。そして、ホトレジスト膜２４をマスクにして溝２５の
底面にボロンを１×１ｏ１５１０ｎＳ／ｃＭ！注入し、
注入領域２６を形成する（第１図Ｂ）。
厚さ０．１μｍのＳｉ３Ｎ４膜２３を形成する。そして
ホトリソ技術により、ｎ十埋込領域２１の周辺のホトレ
ジスト膜２４を除去し、ホトレジスト膜２４をマスクに
してシリコン基板２ｏをエツチングし、深さ１．５〜２
μｍ１幅０．６〜１．５μｍの第１の溝２６を形成する
。そして、ホトレジスト膜２４をマスクにして溝２５の
底面にボロンを１×１ｏ１５１０ｎＳ／ｃＭ！注入し、
注入領域２６を形成する（第１図Ｂ）。
次に、５１３Ｎ４膜２３をマスクにして溝周辺に厚さ０
．１〜０．２μｍの５ｉ０２膜２７を加熱酸化法で形成
する。その後厚さ１μｍのＣＶＤＳｉＯ２膜２８を形成
する（第２図Ｃ）。
．１〜０．２μｍの５ｉ０２膜２７を加熱酸化法で形成
する。その後厚さ１μｍのＣＶＤＳｉＯ２膜２８を形成
する（第２図Ｃ）。
次に、ホトレジスト膜を塗布して表面を平坦にし、前記
ホトレジスト膜およびＳｉ３Ｎ４膜２３上の多結晶シリ
コン膜を除去し、溝２６を５ｉｎ２膜２８で埋める。そ
してＳｉ３Ｎ４膜２ｓ、ｓｉｏ、、膜２２を除去する（
第１図Ｄ）。
ホトレジスト膜およびＳｉ３Ｎ４膜２３上の多結晶シリ
コン膜を除去し、溝２６を５ｉｎ２膜２８で埋める。そ
してＳｉ３Ｎ４膜２ｓ、ｓｉｏ、、膜２２を除去する（
第１図Ｄ）。
次にＳｉＨ４とＭＣＩ２の混合ガスを用い、ｎ形０．５
Ω−Ｇ１厚さ１μｍの選択エピタキシアル層を形成する
。そうすると単結晶上には単結晶のエピタキシアル層２
９が、ＳｉＯ□膜２７．２８上にはシリコン膜が形成さ
れず、第２の溝３０が形成される（第１図Ｅ）。
Ω−Ｇ１厚さ１μｍの選択エピタキシアル層を形成する
。そうすると単結晶上には単結晶のエピタキシアル層２
９が、ＳｉＯ□膜２７．２８上にはシリコン膜が形成さ
れず、第２の溝３０が形成される（第１図Ｅ）。
前記第１図Ｃ１Ｄと同じ手法で第２の溝３ｏに熱分解法
で形成した５１０２膜３１で埋める（第１図Ｆ）。
で形成した５１０２膜３１で埋める（第１図Ｆ）。
５１０２膜３２を形成しｐ 形ベース領域３３゜ｎ＋十
形ミッタ領域３４．ｎ 形コレクタコンタクト領域３６
を形成してｎｐｎ）ランジスタを形成する。３６はＳｉ
ｎ膜、３７はアルミ配線である（第１図Ｇ）。
形ミッタ領域３４．ｎ 形コレクタコンタクト領域３６
を形成してｎｐｎ）ランジスタを形成する。３６はＳｉ
ｎ膜、３７はアルミ配線である（第１図Ｇ）。
上記工程ではｎ＋埋込領域２１よりも深い分離領域を形
成しているのでチャネルストッパー領域２６とｎ十埋込
領域２１とが接しないのでコレクタ、基板間の耐圧を大
きく、ｐ−ｎ接合容量を小さくすることができる。上記
のように深い分離を形成しても溝２５の深さは１．６〜
２μｍで良いので溝を形成するのが容易であるし、５ｉ
ｎ２膜２８を埋めるのも容易である。また、溝２５の深
さが浅いのでチャンネルストッパー用ボロン注入が溝２
５の底部にのみできるのでｐ＋形チャンネルストッパー
２６とｎ＋形埋込領域２１を接することはないのでｐ−
ｎ接合容量は大きくならないし、逆方向耐圧も劣化する
ことはない。
成しているのでチャネルストッパー領域２６とｎ十埋込
領域２１とが接しないのでコレクタ、基板間の耐圧を大
きく、ｐ−ｎ接合容量を小さくすることができる。上記
のように深い分離を形成しても溝２５の深さは１．６〜
２μｍで良いので溝を形成するのが容易であるし、５ｉ
ｎ２膜２８を埋めるのも容易である。また、溝２５の深
さが浅いのでチャンネルストッパー用ボロン注入が溝２
５の底部にのみできるのでｐ＋形チャンネルストッパー
２６とｎ＋形埋込領域２１を接することはないのでｐ−
ｎ接合容量は大きくならないし、逆方向耐圧も劣化する
ことはない。
また上記工程において５ｉ０２膜２８．３１の代りに多
結晶シリコン膜を用いても良い。
結晶シリコン膜を用いても良い。
発明の効果
本発明によれば、溝の深さを深くすることなく深さの深
い絶縁分離を形成することができる。そのために溝部分
をＳｉＯ□膜、多結晶シリコンのような充填材で完全に
埋めることができるし、チャンネルストッパー用不純物
注入は溝底面のみに形成することができる。
い絶縁分離を形成することができる。そのために溝部分
をＳｉＯ□膜、多結晶シリコンのような充填材で完全に
埋めることができるし、チャンネルストッパー用不純物
注入は溝底面のみに形成することができる。
第１図は本発明のバイポーラＬＳＩの製造工程２７．３
２．３６・・・・・・５ｉｎ２膜、２８・・・・・・多
結晶シリコン、２９・・・・・・エピタキシアル層、２
５・・・・・・第１の溝、３ｏ・・・・・・第２の溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 嬉２図 第３図 Ｒ溝
２．３６・・・・・・５ｉｎ２膜、２８・・・・・・多
結晶シリコン、２９・・・・・・エピタキシアル層、２
５・・・・・・第１の溝、３ｏ・・・・・・第２の溝。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図 嬉２図 第３図 Ｒ溝
Claims (1)
- 半導体基板の所定の領域を所定の深さまで除去し、第１
の溝を形成する工程、前記第１の溝に絶縁膜もしくは多
結晶半導体を埋める工程、選択エピタキシアル法により
単結晶上にエピタキシアル層を形成し、前記第１の溝上
に第２の溝を形成する工程、前記第２の溝を絶縁膜もし
くは多結晶半導体で埋める工程とを有することを特徴と
する半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27371985A JPS62132342A (ja) | 1985-12-05 | 1985-12-05 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27371985A JPS62132342A (ja) | 1985-12-05 | 1985-12-05 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62132342A true JPS62132342A (ja) | 1987-06-15 |
Family
ID=17531604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27371985A Pending JPS62132342A (ja) | 1985-12-05 | 1985-12-05 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62132342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763314A (en) * | 1994-11-30 | 1998-06-09 | Lucent Technologies Inc. | Process for forming isolation regions in an integrated circuit |
| JP2006190937A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
-
1985
- 1985-12-05 JP JP27371985A patent/JPS62132342A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763314A (en) * | 1994-11-30 | 1998-06-09 | Lucent Technologies Inc. | Process for forming isolation regions in an integrated circuit |
| US6445043B1 (en) * | 1994-11-30 | 2002-09-03 | Agere Systems | Isolated regions in an integrated circuit |
| JP2006190937A (ja) * | 2004-12-28 | 2006-07-20 | Hynix Semiconductor Inc | 半導体素子の素子分離膜形成方法 |
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