JPS61289642A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPS61289642A JPS61289642A JP13232685A JP13232685A JPS61289642A JP S61289642 A JPS61289642 A JP S61289642A JP 13232685 A JP13232685 A JP 13232685A JP 13232685 A JP13232685 A JP 13232685A JP S61289642 A JPS61289642 A JP S61289642A
- Authority
- JP
- Japan
- Prior art keywords
- film
- integrated circuit
- manufacturing
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路装置の製造方法で、特に高速
・高密度な半導体素子の分離層の製造方法に関するもの
である。
・高密度な半導体素子の分離層の製造方法に関するもの
である。
従来の技術
たとえばバイポーラ型トランジスタにおいて、高速・高
密度化を実現するために、パターンの微細化ならびに接
合容量の低減化を図る必要がある。
密度化を実現するために、パターンの微細化ならびに接
合容量の低減化を図る必要がある。
そこで、従来、溝に多結晶シリコン膜（Ｐｏｌｙ−８１
膜）を選択的に埋め込み形成し、素子間分離層ならびに
ベース・コレクタ間分離層とすることによりて、パター
ンの微細化ならびに接合容量の低減化の検討がなされて
いる。
膜）を選択的に埋め込み形成し、素子間分離層ならびに
ベース・コレクタ間分離層とすることによりて、パター
ンの微細化ならびに接合容量の低減化の検討がなされて
いる。
例えば、特開昭５８−１６９９３３号（５８・１０．６
）では、第２図に示す製造方法で、異なる深さの素子間
分離層ならびにペース・コレクタ間分離層の形成方法が
提案されている。
）では、第２図に示す製造方法で、異なる深さの素子間
分離層ならびにペース・コレクタ間分離層の形成方法が
提案されている。
第３図において、Ｃ形埋込層２、Ｎ形エピタキシャル層
３を形成したＰ形Ｓ１基板１に、５ｉｏ２膜４ 、Ｓｉ
、Ｎ４膜ｓ 、ＰＥＧ膜６の３層マスクを設け、Ｎ中層
２付近に達する深さのＮ中波散層７をイオン注入により
形成する。硝酸とフッ酸の混合溶液によシ、選択的に１
層を除去して分離溝８を゛ 形成後、５ｉｎ２膜マスク
９を選択的に形成し、反応性スパッタエッチし、１層２
を貫通し、分離溝１０を形成する。次に、溝１ｏ底にＰ
十形チャンネルストッパ一層１１をイオン注入によシ形
成し、マスクｅ、ｐｓｃ膜６を除去する。その後、溝８
゜１０をＳｉＯ２膜１２で覆い、Ｐｏ１ｙ−８ｉ膜１３
を選択的に埋め込んで、表面にＳｉＯ２膜１４を形成し
、５１３Ｎ４膜５を除去する。こうすると、異なる深さ
の分離層が得られる。
３を形成したＰ形Ｓ１基板１に、５ｉｏ２膜４ 、Ｓｉ
、Ｎ４膜ｓ 、ＰＥＧ膜６の３層マスクを設け、Ｎ中層
２付近に達する深さのＮ中波散層７をイオン注入により
形成する。硝酸とフッ酸の混合溶液によシ、選択的に１
層を除去して分離溝８を゛ 形成後、５ｉｎ２膜マスク
９を選択的に形成し、反応性スパッタエッチし、１層２
を貫通し、分離溝１０を形成する。次に、溝１ｏ底にＰ
十形チャンネルストッパ一層１１をイオン注入によシ形
成し、マスクｅ、ｐｓｃ膜６を除去する。その後、溝８
゜１０をＳｉＯ２膜１２で覆い、Ｐｏ１ｙ−８ｉ膜１３
を選択的に埋め込んで、表面にＳｉＯ２膜１４を形成し
、５１３Ｎ４膜５を除去する。こうすると、異なる深さ
の分離層が得られる。
発明が解決しようとする問題点
このような従来の製造方法では、下記のような問題点が
ある。
ある。
（１）Ｎ＋十形散層７はイオン注入を用いて形成するが
、アニール工程によシ、Ｃ形不純物は横方向に広がる。
、アニール工程によシ、Ｃ形不純物は横方向に広がる。
また、分離溝８はＮ＋層７をウェットエッチを用いて除
去、して形成するため、サイドエッチを生じる。これら
より、溝８は横方向に広がるため、マスクに対して忠実
な溝幅を得るのが困難である。
去、して形成するため、サイドエッチを生じる。これら
より、溝８は横方向に広がるため、マスクに対して忠実
な溝幅を得るのが困難である。
（２）分離溝１ｏは、上記方法により形成した溝８を、
さらに反応性スパッタエッチを用いて形成するので、溝
１０の深さはウェットエッチとスパッタエッチのそれぞ
れのエッチ量の和となるため、工程が複雑で、８１基板
１に対して忠実な溝深さを得るのが困難である。
さらに反応性スパッタエッチを用いて形成するので、溝
１０の深さはウェットエッチとスパッタエッチのそれぞ
れのエッチ量の和となるため、工程が複雑で、８１基板
１に対して忠実な溝深さを得るのが困難である。
本発明はこのような従来の問題を鑑みてなされたもので
、簡便な製造方法で異なる深さの微細な分離層の形成が
可能な高速・高密度の半導体素子を有する半導体集積回
路装置の提供を目的としている。
、簡便な製造方法で異なる深さの微細な分離層の形成が
可能な高速・高密度の半導体素子を有する半導体集積回
路装置の提供を目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するために、半導体基板上に
酸化防止膜、堆積被膜からなる積層膜を形成し、所定の
異なる分離領域上の積層膜を所定の異なる幅で開口後、
この積層膜をマスクに半導体基板を反応性イオンエッチ
して、この開口幅に対応した所定の異なる深さの分離溝
を形成する。
酸化防止膜、堆積被膜からなる積層膜を形成し、所定の
異なる分離領域上の積層膜を所定の異なる幅で開口後、
この積層膜をマスクに半導体基板を反応性イオンエッチ
して、この開口幅に対応した所定の異なる深さの分離溝
を形成する。
その後、前記溝を絶縁膜で覆い、誘電体膜を選択的に埋
め込んで、この誘電体膜表面に絶縁膜を形成した後、前
記積層膜を除去して半導体素子の分離層とするものであ
る。
め込んで、この誘電体膜表面に絶縁膜を形成した後、前
記積層膜を除去して半導体素子の分離層とするものであ
る。
作用
本発明は上記の構成によシ、反応性イオンエッチの半導
体基板のエツチング特性によって、エツチング深さがマ
スクの開口幅に依存することを利用して、開口幅に対応
した異なる深さの溝を形成することから、所定の分離領
域に、所定の異なる深さの微細な分離層を、半導体素子
に対して制御良く形成される。
体基板のエツチング特性によって、エツチング深さがマ
スクの開口幅に依存することを利用して、開口幅に対応
した異なる深さの溝を形成することから、所定の分離領
域に、所定の異なる深さの微細な分離層を、半導体素子
に対して制御良く形成される。
実施例
第１図は本発明の半導体集積回路装置（以下ＩＣという
）の製造方法を説明するためのもので、このＩＣはＮＰ
Ｎ形バイポーラトランジスタを有している。
）の製造方法を説明するためのもので、このＩＣはＮＰ
Ｎ形バイポーラトランジスタを有している。
第１図において、Ｐ形半導体（ここではシリコン）基板
（以下８１基板という）２０に、周知技術を用いて、コ
レクタとしてＮ十形埋込層２１．Ｎ形半導体層（以下エ
ビ層という）２２を順次形成する。その後、Ｓｉ基板２
０上に、熱酸化法によシ下地膜としてシリコン酸化膜（
以下５ｉ０２膜）２３を、ＣＶＤ法によシ酸化防止膜と
してシリコン窒化膜（以下５ｉ５Ｎ、膜という）２４を
、堆積被膜としてＣＶＤ−８ｉＯ２膜２６を順次積層形
成する。その後、ホトエッチ技術を用いて、所定の分離
領域上の積層膜２３，２４．２５を所定の異なる２つの
幅で開口する。ここで、素子間分離領域上は幅Ｗ１で、
ベース・コレクタ間分離領域上は幅Ｗ２で開口する（第
１図ム）。
（以下８１基板という）２０に、周知技術を用いて、コ
レクタとしてＮ十形埋込層２１．Ｎ形半導体層（以下エ
ビ層という）２２を順次形成する。その後、Ｓｉ基板２
０上に、熱酸化法によシ下地膜としてシリコン酸化膜（
以下５ｉ０２膜）２３を、ＣＶＤ法によシ酸化防止膜と
してシリコン窒化膜（以下５ｉ５Ｎ、膜という）２４を
、堆積被膜としてＣＶＤ−８ｉＯ２膜２６を順次積層形
成する。その後、ホトエッチ技術を用いて、所定の分離
領域上の積層膜２３，２４．２５を所定の異なる２つの
幅で開口する。ここで、素子間分離領域上は幅Ｗ１で、
ベース・コレクタ間分離領域上は幅Ｗ２で開口する（第
１図ム）。
次に、反応性イオンエッチ技術を用いて、前記ＯＶ Ｄ
−８ｉ０２膜２６を−ｒＸりに、前記８１基板２ｏに所
定の異なる２つの深さの分離溝２６ 、２７を形成する
。ここで、反応性イオンエッチに、たとえば塩素系反応
ガスとして四塩化炭素（以下００１４という）を用いた
場合、第３図に示すように、エツチング深さはマスクの
開口幅に依存し、開口幅が小さくなるほどエツチング深
さも減少する。つまシ、素子間分離層の溝２６の深さＤ
ｌとベース・コレクタ間分離層の溝２７の深さＤ２との
比Ｄ２／Ｄ１が所定の値となるように、エツチング特性
（第３図）から、それぞれの開口幅Ｗ１゜Ｗ２を設定す
れば良い（第１図Ｂ）。
−８ｉ０２膜２６を−ｒＸりに、前記８１基板２ｏに所
定の異なる２つの深さの分離溝２６ 、２７を形成する
。ここで、反応性イオンエッチに、たとえば塩素系反応
ガスとして四塩化炭素（以下００１４という）を用いた
場合、第３図に示すように、エツチング深さはマスクの
開口幅に依存し、開口幅が小さくなるほどエツチング深
さも減少する。つまシ、素子間分離層の溝２６の深さＤ
ｌとベース・コレクタ間分離層の溝２７の深さＤ２との
比Ｄ２／Ｄ１が所定の値となるように、エツチング特性
（第３図）から、それぞれの開口幅Ｗ１゜Ｗ２を設定す
れば良い（第１図Ｂ）。
次に、前記溝２７に、阻止膜としてたとえばホトレジス
ト膜２８を設けて、イオン注入によシ、前記溝２６底に
Ｐ＋形チャンネルストッパ１２９を選択的に形成する（
第１図Ｃ）。
ト膜２８を設けて、イオン注入によシ、前記溝２６底に
Ｐ＋形チャンネルストッパ１２９を選択的に形成する（
第１図Ｃ）。
次に、前記ホトレジスト膜２８を除去し、熱酸化法によ
シ前記溝２６．２７を８１０２膜３ｏで覆った後、前記
８１基板２ｏ上に、ｃｖｎ法にょシ誘電体膜として多結
晶シリコン膜（以下Ｐｏ１ｙ−８１膜）３１を形成し、
たとえばエッチパック法を用いて、溝２６．２７にこの
Ｐｏ１ｙ−８ｉ膜３１を選択的に埋め込み形成する。そ
の後、前記ｃｖｎ−８ｉｎ２膜２６を除去し、前記Ｓｉ
３Ｎ ４膜２４をマスクに選択酸化（ｈｏｃｏｓ法）
して溝２６゜２７表面に８ｉ０２膜３２を形成し、コ（
７）８ｉｓＮ４膜２４を除去する（第１図、Ｄ ）。
シ前記溝２６．２７を８１０２膜３ｏで覆った後、前記
８１基板２ｏ上に、ｃｖｎ法にょシ誘電体膜として多結
晶シリコン膜（以下Ｐｏ１ｙ−８１膜）３１を形成し、
たとえばエッチパック法を用いて、溝２６．２７にこの
Ｐｏ１ｙ−８ｉ膜３１を選択的に埋め込み形成する。そ
の後、前記ｃｖｎ−８ｉｎ２膜２６を除去し、前記Ｓｉ
３Ｎ ４膜２４をマスクに選択酸化（ｈｏｃｏｓ法）
して溝２６゜２７表面に８ｉ０２膜３２を形成し、コ（
７）８ｉｓＮ４膜２４を除去する（第１図、Ｄ ）。
次に、周知技術を用いて、ベースとしてＰ＋形拡散層３
３を、エミッタならびにコレクタコンタクトとしてＣ膨
拡散層３４．３５を順次形成する（第１図Ｘ）。その後
、電極としてアルミニウム配ｍｃ図示せず）を形成する
と、本実施列のＮＰＮ形バイポーラトランジスタを有す
るＩＣはでき上がる。
３を、エミッタならびにコレクタコンタクトとしてＣ膨
拡散層３４．３５を順次形成する（第１図Ｘ）。その後
、電極としてアルミニウム配ｍｃ図示せず）を形成する
と、本実施列のＮＰＮ形バイポーラトランジスタを有す
るＩＣはでき上がる。
このように製造されたＩＣでは、１回の反応性イオンエ
ッチによって所定の異なる深さの分離溝を制御良く形成
でき、しかもサイドエッチが生じないので、微細な分離
層の形成が可能である。
ッチによって所定の異なる深さの分離溝を制御良く形成
でき、しかもサイドエッチが生じないので、微細な分離
層の形成が可能である。
なお、本実施例において分離溝２６．２７は、ＣＣｌ４
を反応ガスとした反応性イオンエッチにより形成したが
、これは他のｃｃ１２Ｆ２．ＣＣＩＦ、。
を反応ガスとした反応性イオンエッチにより形成したが
、これは他のｃｃ１２Ｆ２．ＣＣＩＦ、。
０ＢｒＦ５．ＳＦ６等の塩素系ならびにフッ素系の反応
ガスを用いても良い。また誘電体膜はＰｏ１ｙ −８１
膜３１としたが、これは他のアモロフ１スーＳｉ膜、Ｐ
ＳＧ膜、ＢＰＳＧ膜等としても良い。
ガスを用いても良い。また誘電体膜はＰｏ１ｙ −８１
膜３１としたが、これは他のアモロフ１スーＳｉ膜、Ｐ
ＳＧ膜、ＢＰＳＧ膜等としても良い。
さらＫＮＰＮ形バイデバイポーラトランジスタ方法につ
いて述べたが、これは他の半導体素子の製造方法として
も、本効果が得られるのは言うまでもない。
いて述べたが、これは他の半導体素子の製造方法として
も、本効果が得られるのは言うまでもない。
発明の効果
以上述べてきたように、本発明によれば、簡便な製造方
法で、異なる深さの微細な分離層を制御良く形成するこ
とができ、高速・高密度な半導体素子を有する半導体集
積回路装置を実現できるものである。
法で、異なる深さの微細な分離層を制御良く形成するこ
とができ、高速・高密度な半導体素子を有する半導体集
積回路装置を実現できるものである。
第１図ム〜Ｘは本発明の一実施例のＩＣの製造工程の概
略断面図、第２図ム〜Ｄは従来列のＩＣの製造工程の概
略断面図、第３図は反応性イオンエッチのエツチング特
性の概略図である。 ２ｏ・・・・・・半導体基板、２４・・・・・・酸化防
止膜、２５・・・・・・堆積被膜、２６および２７・・
・・・・分離溝、３０および３２・・・・・・絶縁膜、
３１・・・・・・誘電体膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
Ｆ形Ｓｉ基探 第２図 ２−Ｎ″形１３−−Ｎ形エ
ヒソ瞥
略断面図、第２図ム〜Ｄは従来列のＩＣの製造工程の概
略断面図、第３図は反応性イオンエッチのエツチング特
性の概略図である。 ２ｏ・・・・・・半導体基板、２４・・・・・・酸化防
止膜、２５・・・・・・堆積被膜、２６および２７・・
・・・・分離溝、３０および３２・・・・・・絶縁膜、
３１・・・・・・誘電体膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名１−
Ｆ形Ｓｉ基探 第２図 ２−Ｎ″形１３−−Ｎ形エ
ヒソ瞥
Claims (6)
- （１）半導体基板の一主面上に、被膜を形成する工程と
、所定の異なる領域上の前記被膜を所定の異なる幅で開
口する工程と、前記被膜をマスクに前記半導体基板をプ
ラズマエッチを行ない、前記開口幅に対応した所定の異
なる深さの溝を形成する工程と、前記溝に誘電体膜を選
択的に埋め込み形成する工程とを備えたことを特徴とす
る半導体集積回路装置の製造方法。 - （２）半導体基板は少なくとも一方導電形半導体層を有
することを特徴とする特許請求の範囲第１項に記載の半
導体集積回路装置の製造方法。 - （３）被膜は少なくとも酸化防止膜を含む積層膜からな
ることを特徴とする特許請求の範囲第１項に記載の半導
体集積回路装置の製造方法。 - （４）半導体基板のプラズマエッチにおいて、塩素系反
応ガス（たとえば、ＣＣｌ＿４、ＣＣｌ＿２Ｆ＿２、Ｃ
ＣｌＦ＿３等）による反応性イオンエッチを用いること
を特徴とする、特許請求の範囲第１項に記載の半導体集
積回路装置の製造方法。 - （５）半導体基板のプラズマエッチにおいて、フッ素系
反応ガス（たとえば、ＣＢｒＦ＿３、ＳＦ＿６等）によ
る反応性イオンエッチを用いることを特徴とする特許請
求の範囲第１項に記載の半導体集積回路装置の製造方法
。 - （６）溝を酸化して絶縁膜で覆う工程と、誘電体膜に多
結晶シリコンを用いて、前記溝に埋め込み形成する工程
と、前記多結晶シリコンを酸化して絶縁膜を形成する工
程とを備えたことを特徴とする特許請求の範囲第１項に
記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13232685A JPS61289642A (ja) | 1985-06-18 | 1985-06-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13232685A JPS61289642A (ja) | 1985-06-18 | 1985-06-18 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289642A true JPS61289642A (ja) | 1986-12-19 |
Family
ID=15078701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13232685A Pending JPS61289642A (ja) | 1985-06-18 | 1985-06-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289642A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808550A (en) * | 1985-09-17 | 1989-02-28 | Fujitsu Limited | Method of producing isolation groove structure |
| US5034341A (en) * | 1988-03-08 | 1991-07-23 | Oki Electric Industry Co., Ltd. | Method of making a memory cell array structure |
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
| EP0631307A2 (en) * | 1993-06-14 | 1994-12-28 | Kabushiki Kaisha Toshiba | Semiconductor device having trench structure for element isolating regions and fabricating method therefor |
| US5397731A (en) * | 1993-06-30 | 1995-03-14 | Nec Corporation | Method of manufacturing semiconductor integrated circuit device |
| US5504033A (en) * | 1992-08-26 | 1996-04-02 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
-
1985
- 1985-06-18 JP JP13232685A patent/JPS61289642A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808550A (en) * | 1985-09-17 | 1989-02-28 | Fujitsu Limited | Method of producing isolation groove structure |
| US5034341A (en) * | 1988-03-08 | 1991-07-23 | Oki Electric Industry Co., Ltd. | Method of making a memory cell array structure |
| US5066609A (en) * | 1988-07-25 | 1991-11-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a trench capacitor |
| US5504033A (en) * | 1992-08-26 | 1996-04-02 | Harris Corporation | Method for forming recessed oxide isolation containing deep and shallow trenches |
| EP0631307A2 (en) * | 1993-06-14 | 1994-12-28 | Kabushiki Kaisha Toshiba | Semiconductor device having trench structure for element isolating regions and fabricating method therefor |
| EP0631307A3 (en) * | 1993-06-14 | 1997-10-08 | Toshiba Kk | Semiconductor device with groove structure for component isolation regions and manufacturing method. |
| US5397731A (en) * | 1993-06-30 | 1995-03-14 | Nec Corporation | Method of manufacturing semiconductor integrated circuit device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4502913A (en) | Total dielectric isolation for integrated circuits | |
| US4139442A (en) | Reactive ion etching method for producing deep dielectric isolation in silicon | |
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| EP0036111A2 (en) | Method for making fine deep dielectric isolation | |
| JPS6118147A (ja) | 半導体デバイスの形成方法 | |
| JPS6072268A (ja) | バイポ−ラ・トランジスタ構造の製造方法 | |
| US4661832A (en) | Total dielectric isolation for integrated circuits | |
| US4876214A (en) | Method for fabricating an isolation region in a semiconductor substrate | |
| US20020115268A1 (en) | Silicon-on-insulator (SOI) substrate and method for manufacturing the same | |
| JPS61289642A (ja) | 半導体集積回路装置の製造方法 | |
| KR900007149B1 (ko) | 반도체 장치 | |
| JPH02119238A (ja) | 半導体装置およびその製造方法 | |
| US4283235A (en) | Dielectric isolation using shallow oxide and polycrystalline silicon utilizing selective oxidation | |
| JPS5898943A (ja) | 半導体装置の製造方法 | |
| KR910000020B1 (ko) | 반도체장치의 제조방법 | |
| JP2812013B2 (ja) | 半導体装置の製造方法 | |
| JP3143993B2 (ja) | 半導体装置の製造方法 | |
| JPS6021540A (ja) | 半導体装置の製造方法 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JPS62213258A (ja) | 半導体装置の製造方法 | |
| KR950005273B1 (ko) | 반도체장치의 제조방법 | |
| JP2563206B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPS6025247A (ja) | 半導体装置の製造方法 | |
| JPS62120040A (ja) | 半導体装置の製造方法 | |
| JPH0373139B2 (ja) |