JPS6021540A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6021540A JPS6021540A JP12798783A JP12798783A JPS6021540A JP S6021540 A JPS6021540 A JP S6021540A JP 12798783 A JP12798783 A JP 12798783A JP 12798783 A JP12798783 A JP 12798783A JP S6021540 A JPS6021540 A JP S6021540A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置の製造方法に係り、特に、高密度実
装かつ高速動作を可能とする半導体装置の製造方法に関
するものである。
装かつ高速動作を可能とする半導体装置の製造方法に関
するものである。
現在広く使用されている半導体装置は、半導体基板の上
に相互に絶縁・分離された多数の半導体素子を有してい
る。これらの素子を絶縁・分離する方法（以下、これを
素子分離法と呼ぶ）としては、酸化膜分離法が一般的に
用いられている。
に相互に絶縁・分離された多数の半導体素子を有してい
る。これらの素子を絶縁・分離する方法（以下、これを
素子分離法と呼ぶ）としては、酸化膜分離法が一般的に
用いられている。
酸化膜分離法は、第１図に示す工程を経て行なわれる。
まず、半導体基板１０を酸素雰囲気中で熱処理して酸化
膜１１を形成し、この酸化膜１１上に窒化シリコン膜１
２を堆積し、窒化シリコン膜１２上にレジストパタン１
３を形成する〔第１図（ａ）〕。次に、このレジストパ
タン１３をマスクとして窒化シリコン膜１２、酸化膜１
１の薔ツチングを行なった後、レジストパタン１３を除
去する〔図（ｂ）〕。この半導体基板を、温度１０００
℃前後の酸素雰囲気中で数時間乃至数十時間熱処理する
〔図（Ｃ）〕。この際、窒化シリコン膜１２で覆われて
いない半導体基板表面には、酸素との反応により酸化膜
１４が形成される。
膜１１を形成し、この酸化膜１１上に窒化シリコン膜１
２を堆積し、窒化シリコン膜１２上にレジストパタン１
３を形成する〔第１図（ａ）〕。次に、このレジストパ
タン１３をマスクとして窒化シリコン膜１２、酸化膜１
１の薔ツチングを行なった後、レジストパタン１３を除
去する〔図（ｂ）〕。この半導体基板を、温度１０００
℃前後の酸素雰囲気中で数時間乃至数十時間熱処理する
〔図（Ｃ）〕。この際、窒化シリコン膜１２で覆われて
いない半導体基板表面には、酸素との反応により酸化膜
１４が形成される。
しかし、窒化シリコン膜は酸素の貫通を良（防ぐ特性を
有しているため、窒化シリコン膜が存在する部分の半導
体基板表面の酸化を防ぐことができる。この結果、半導
体基板表面の選択的な酸化が行なえる。その後、窒化シ
リコン膜１２を除去し〔図（ｄ）〕、そして窒化シリコ
ン膜１２が存在した半導体基板領域に半導体素子を形成
する。これらの各素子は酸化膜１４により絶縁・分離さ
れる。その後、所定の素子の間を結線し、半導体装置の
製造を終る。
有しているため、窒化シリコン膜が存在する部分の半導
体基板表面の酸化を防ぐことができる。この結果、半導
体基板表面の選択的な酸化が行なえる。その後、窒化シ
リコン膜１２を除去し〔図（ｄ）〕、そして窒化シリコ
ン膜１２が存在した半導体基板領域に半導体素子を形成
する。これらの各素子は酸化膜１４により絶縁・分離さ
れる。その後、所定の素子の間を結線し、半導体装置の
製造を終る。
上記した酸化膜分離法の分離特性を改善する目的で、第
１図（ａｌの工程と（ｂｌの工程の間に、レジストパタ
ン１３をマスクとして所定の極性を有する不純物をイオ
ン注入する工程を導入することも広（採用されている。
１図（ａｌの工程と（ｂｌの工程の間に、レジストパタ
ン１３をマスクとして所定の極性を有する不純物をイオ
ン注入する工程を導入することも広（採用されている。
しかしながら、これらの酸化膜分離法には、（１）素子
分離領域に酸化膜を用いているため、比誘電率が４程度
と大きく、配線容量の増大をもたらし、半導体装置の高
速化が図れない、（２）素子分離部の幅を１μｍ以下に
微細化しようとすると、第１図（Ｃ）を得る酸化工程に
おいｔ、半導体基板１０に応力が加わり、結晶欠陥を誘
起しやすい、等の問題があった。
分離領域に酸化膜を用いているため、比誘電率が４程度
と大きく、配線容量の増大をもたらし、半導体装置の高
速化が図れない、（２）素子分離部の幅を１μｍ以下に
微細化しようとすると、第１図（Ｃ）を得る酸化工程に
おいｔ、半導体基板１０に応力が加わり、結晶欠陥を誘
起しやすい、等の問題があった。
以上、述べてきたように、従来の素子分離法では、半導
体装置の高密度化、高速化が図れないという問題点かあ
゛った。
体装置の高密度化、高速化が図れないという問題点かあ
゛った。
本発明の目的は、従来技術での上記した問題点を解決し
、高密度実装かつ高速動作を可能とする半導体装置の製
造方法を提供することにある。
、高密度実装かつ高速動作を可能とする半導体装置の製
造方法を提供することにある。
本発明の特徴は、半導体基板の表面上に第１の膜を形成
する工程と、この第１の膜の上に所望パタンを有する第
２の膜を形成する工程と、この第２の膜をマスクとして
第１の膜及び半導体基板を異方性エツチングして断面形
状がほぼ矩形の溝部を半導体基板に形成する工程と、」
二記第２の膜をマスクとして第１の膜を所望のサイドエ
ッチ量を伴ってエツチングし引き続く第２の膜の除去と
第・ ３ ・ １の膜をマスクとする異方性エツチングにより上記溝部
の上部開口幅を拡げる工程と、この溝部を有する半導体
基板上に絶縁膜を堆積して上記溝部の下部に中空の空隙
を残してその開口部を絶縁膜で埋め込み次いでこの埋め
込み部以外の半導体基板上絶縁膜をエツチング除去する
工程とを含む製造方法とするにある。
する工程と、この第１の膜の上に所望パタンを有する第
２の膜を形成する工程と、この第２の膜をマスクとして
第１の膜及び半導体基板を異方性エツチングして断面形
状がほぼ矩形の溝部を半導体基板に形成する工程と、」
二記第２の膜をマスクとして第１の膜を所望のサイドエ
ッチ量を伴ってエツチングし引き続く第２の膜の除去と
第・ ３ ・ １の膜をマスクとする異方性エツチングにより上記溝部
の上部開口幅を拡げる工程と、この溝部を有する半導体
基板上に絶縁膜を堆積して上記溝部の下部に中空の空隙
を残してその開口部を絶縁膜で埋め込み次いでこの埋め
込み部以外の半導体基板上絶縁膜をエツチング除去する
工程とを含む製造方法とするにある。
本発明の実施例を、半導体基板としてＳｉを用いる場合
を例に採って、第２図により説明する。１半導体基板２
０上に第１の膜、例えば酸化膜、２１を形成し、この酸
化膜２１上にＡＩ！あるいはＡ／ｚＯｓから成る第２の
膜２２を形成した後、この第２の膜２２上に所望のレジ
ストパタン２３を形成し、第２図（ａ）の構造を得る。
を例に採って、第２図により説明する。１半導体基板２
０上に第１の膜、例えば酸化膜、２１を形成し、この酸
化膜２１上にＡＩ！あるいはＡ／ｚＯｓから成る第２の
膜２２を形成した後、この第２の膜２２上に所望のレジ
ストパタン２３を形成し、第２図（ａ）の構造を得る。
このレジストパタン２３をマスクとして第２の膜２２を
エツチングしレジストパタン２３を除去し第２図ｆｂ）
の構造を得る。第２の膜２２をマスクとして酸化膜２１
および半導体基板２０を反応性イオンエツチング法、反
応性イオンビームエツチング法、あるいはイオンビーム
エツチング法を用・ ４ ・ いて異方性エツチングし溝部２４を有する第２図（Ｃ１
の構造を得る。例えば、ＣＣ１！２Ｆ２を用いた反応性
イオンエツチングではＡＩ！と酸化膜とのエツチング選
択比を２０倍以上、ＭとＳｉ基板とのエツチング選択比
を７０倍以上とでき、かつ異方性エツチングが可能なた
め、溝部２４の幅を数百ｎｍとしかつ溝部２４の深さを
数μｍと深くできる。また、Ａｒと０２の混合ガスを用
いたイオンビームエツチング法では、ＡＪ？とＳｉ基板
とのエツチング選択比を６倍以上にでき、かつ異方性エ
ツチングが可能なため、上記反応性イオンエツチング法
と同様に溝部２４の幅が小さく、かつ溝部２４の深さを
深くできる。
エツチングしレジストパタン２３を除去し第２図ｆｂ）
の構造を得る。第２の膜２２をマスクとして酸化膜２１
および半導体基板２０を反応性イオンエツチング法、反
応性イオンビームエツチング法、あるいはイオンビーム
エツチング法を用・ ４ ・ いて異方性エツチングし溝部２４を有する第２図（Ｃ１
の構造を得る。例えば、ＣＣ１！２Ｆ２を用いた反応性
イオンエツチングではＡＩ！と酸化膜とのエツチング選
択比を２０倍以上、ＭとＳｉ基板とのエツチング選択比
を７０倍以上とでき、かつ異方性エツチングが可能なた
め、溝部２４の幅を数百ｎｍとしかつ溝部２４の深さを
数μｍと深くできる。また、Ａｒと０２の混合ガスを用
いたイオンビームエツチング法では、ＡＪ？とＳｉ基板
とのエツチング選択比を６倍以上にでき、かつ異方性エ
ツチングが可能なため、上記反応性イオンエツチング法
と同様に溝部２４の幅が小さく、かつ溝部２４の深さを
深くできる。
次に、第２の膜２２をマスクとして所望のサイドエッチ
量を伴って酸化膜２１を例えば緩衝弗酸を用いて選択的
にエツチングして第２図（ｄｌの構造を得る。第２の膜
２２を除去し、酸化膜２１をマスクとして、半導体基板
２０を前記第２図（Ｃ）を得る工程と同様に異方性エツ
チングし、酸化膜２１を除去し、第２図（ｅ）の構造を
得る。このとき、ＣＣｌ２Ｆ２を用いた反応性イオンエ
ツチング法では、酸化膜とＳｉ基板との選択比を３．５
倍以上とすることができる。
量を伴って酸化膜２１を例えば緩衝弗酸を用いて選択的
にエツチングして第２図（ｄｌの構造を得る。第２の膜
２２を除去し、酸化膜２１をマスクとして、半導体基板
２０を前記第２図（Ｃ）を得る工程と同様に異方性エツ
チングし、酸化膜２１を除去し、第２図（ｅ）の構造を
得る。このとき、ＣＣｌ２Ｆ２を用いた反応性イオンエ
ツチング法では、酸化膜とＳｉ基板との選択比を３．５
倍以上とすることができる。
これにより、溝部２４の上部２５の開口幅を溝部２４の
下部２６の幅より広げることができる。次に、溝部２４
を有する半導体基板２０上に、スパッタ法、蒸着法、あ
るいは気相成長法を用いて絶縁膜例えば酸化膜２７を堆
積し、溝部２４の下部２６に空隙２８を残し、かつ溝部
２４の上部の開口部を埋め込んだ第２図げ）の構造を得
る。例えば、気相成長法では、溝部２４の上部２５の開
口幅を溝部２４の下部２６の幅より数百ｎｍ広くし、か
つ溝部２４の上部２５の深さを数百ｎｍ。
下部２６の幅より広げることができる。次に、溝部２４
を有する半導体基板２０上に、スパッタ法、蒸着法、あ
るいは気相成長法を用いて絶縁膜例えば酸化膜２７を堆
積し、溝部２４の下部２６に空隙２８を残し、かつ溝部
２４の上部の開口部を埋め込んだ第２図げ）の構造を得
る。例えば、気相成長法では、溝部２４の上部２５の開
口幅を溝部２４の下部２６の幅より数百ｎｍ広くし、か
つ溝部２４の上部２５の深さを数百ｎｍ。
とした場合、酸化膜２７を１μｍ程度堆積することによ
り、空隙２８を残して、上部の開口部を埋め込むことが
できる。次にドライエツチング法を用いて表面から順次
酸化膜２７を均一エツチングし、第２図（ｇｌの構造を
得る（特願昭５７−１４２０５０参照）。
り、空隙２８を残して、上部の開口部を埋め込むことが
できる。次にドライエツチング法を用いて表面から順次
酸化膜２７を均一エツチングし、第２図（ｇｌの構造を
得る（特願昭５７−１４２０５０参照）。
これにより、溝部２４の上部開口部に酸化膜２７が埋め
込まれ、この埋め込み部以外の半導体基板上の酸化膜２
７が除去される。その後、酸化膜２７が除去された半導
体基板２０の領域に半導体素子を形成する。これらの各
素子は、溝部２４の上部２５の酸化膜２７及び下部２６
の空隙２８により絶縁・分離される。
込まれ、この埋め込み部以外の半導体基板上の酸化膜２
７が除去される。その後、酸化膜２７が除去された半導
体基板２０の領域に半導体素子を形成する。これらの各
素子は、溝部２４の上部２５の酸化膜２７及び下部２６
の空隙２８により絶縁・分離される。
また、溝部２４の上部２５の酸化膜２７は、素子分離器
製作工程以後において、溝部２４の半導体基板へ不純物
がイオン注入されることを防ぎ、かつ導電膜などが溝部
２４の空隙２８に堆積されることを防ぐ。
製作工程以後において、溝部２４の半導体基板へ不純物
がイオン注入されることを防ぎ、かつ導電膜などが溝部
２４の空隙２８に堆積されることを防ぐ。
その後、所定の素子間を結線し、半導体装置の製造を終
る。
る。
」二記実施例を採用すれば、（１）素子の分離・絶縁を
空隙を用いて行なう半導体装置となることから、その比
誘電率を約％と小さくでき、分離特性の向上、半導体装
置の高速化が可能となり、（２）素子分離部を完全に絶
縁物で埋め込まないため、半導体基板に加わる応力が低
減し、半導体基板への結晶欠陥の導入を防ぐことができ
、分離特性の向上が可能となる、等の効果を生じる。
空隙を用いて行なう半導体装置となることから、その比
誘電率を約％と小さくでき、分離特性の向上、半導体装
置の高速化が可能となり、（２）素子分離部を完全に絶
縁物で埋め込まないため、半導体基板に加わる応力が低
減し、半導体基板への結晶欠陥の導入を防ぐことができ
、分離特性の向上が可能となる、等の効果を生じる。
第３図は、本発明をＭＯＳ ）ランジスタの分離に適用
した場合の実施例である。ソース３１．ドレイン３２．
ゲート電極３３．ゲート酸化膜３４およびＭ配線３５を
含むＭＯＳ）ランジスタは、素子分離部３６により分離
されている。素子分離部３６の比誘電“ ７ 。
した場合の実施例である。ソース３１．ドレイン３２．
ゲート電極３３．ゲート酸化膜３４およびＭ配線３５を
含むＭＯＳ）ランジスタは、素子分離部３６により分離
されている。素子分離部３６の比誘電“ ７ 。
率を小さくでき、かつ幅を小さくできるため、ＭＯＳト
ランジスタから成る半導体装置の高速化、高密度化が図
れる。
ランジスタから成る半導体装置の高速化、高密度化が図
れる。
第４図は、本発明をバイポーラトランジスタの製作に適
用した場合の実施例である。エミッタ４１゜ベース４２
およびコレクタ４３を有するバイポーラトランジスタは
、素子分離部４４により分離されている。さらに、本発
明はトランジスタ間だけでなく、ベース４２とコレクタ
４３との間の分離４５にも適用できる。このように、バ
イポーラトランジスタ間の間隔だけでな（、トランジス
タ自身の大きさも小さくできる。
用した場合の実施例である。エミッタ４１゜ベース４２
およびコレクタ４３を有するバイポーラトランジスタは
、素子分離部４４により分離されている。さらに、本発
明はトランジスタ間だけでなく、ベース４２とコレクタ
４３との間の分離４５にも適用できる。このように、バ
イポーラトランジスタ間の間隔だけでな（、トランジス
タ自身の大きさも小さくできる。
第５図は、本発明を相補型ＭＯＳ半導体装置に適用した
場合の実施例である。相補型ＭＯＳ半導体装置は、ｎ型
トランジスタとｎ型トランジスタの両方から成り、これ
らは半導体基板５０上に設けられたｎ型極性不純物領域
５１ならびにｐ電極性不純物領域５２上に形成される。
場合の実施例である。相補型ＭＯＳ半導体装置は、ｎ型
トランジスタとｎ型トランジスタの両方から成り、これ
らは半導体基板５０上に設けられたｎ型極性不純物領域
５１ならびにｐ電極性不純物領域５２上に形成される。
これらの不純物領域は、素子分離部５３によって分離さ
れる。通常の相補型ＭＯＳ半導体装置では、ｐ電極性不
純物領域と・ ８ ・ ｈ電極性不純物領域が横方向に直接に接している。
れる。通常の相補型ＭＯＳ半導体装置では、ｐ電極性不
純物領域と・ ８ ・ ｈ電極性不純物領域が横方向に直接に接している。
このためにラッチアップと称される相補型ＭＯＳ半導体
装置特有の問題を軽減する目的で各トランジスタをこれ
らの不純物領域の境界から遠ざけなければならない。し
かしながら、本発明の素子分離法を使用すると、トラン
ジスタを素子分離部に接して形成でき、半導体装置の著
しい高密度化と特性向上が図れる。
装置特有の問題を軽減する目的で各トランジスタをこれ
らの不純物領域の境界から遠ざけなければならない。し
かしながら、本発明の素子分離法を使用すると、トラン
ジスタを素子分離部に接して形成でき、半導体装置の著
しい高密度化と特性向上が図れる。
半導体装置は、上述したようなバルク半導体単結晶基板
上に作成されるだけでなく、絶縁基板上に形成した半導
体単結晶膜を用いても作製される。
上に作成されるだけでなく、絶縁基板上に形成した半導
体単結晶膜を用いても作製される。
第６図は、絶縁基板６０例えばサファイア上に単結晶化
した半導体膜６１を用いた場合の本発明の適用例である
。この半導体膜上に形成されたトランジスタは、素子分
離部６２を介して隣接して形成される。このため、半導
体装置の高密度化が容易とな −る。
した半導体膜６１を用いた場合の本発明の適用例である
。この半導体膜上に形成されたトランジスタは、素子分
離部６２を介して隣接して形成される。このため、半導
体装置の高密度化が容易とな −る。
以上説明したように、本発明によれば、小さな比誘電率
を有する、微細でかつ深い素子分離領域が容易に形成で
き、高密度でかつ高速な半導体装置の形成が可能となる
。
を有する、微細でかつ深い素子分離領域が容易に形成で
き、高密度でかつ高速な半導体装置の形成が可能となる
。
第１図は従来の素子分離法を説明する図、第２図は本発
明の一実施例の工程を説明する図、第３図、第４図、第
５図、第６図はそれぞれ本発明を適用して作製した半導
体装置例を示す断面図である。 符号の説明 １０．２０，５０・・・半導体基板 １１．１４・・・酸化膜 １２・・・窒化シリコン膜 １３．２３・・・レジストバタン ２１・・・第１の膜 ２２・・・第２の膜 ２４・・・溝部 ２５・・・溝部の上部 ２６・・・溝部の下部 ２７・・・絶縁膜 ２８・・・空隙 ３１・・・ソース ３２・・・ドレイン ３３・・・ゲート電極 ３４・・・ゲート酸化膜 ３５・・・ＡＩ！配線 ３６ 、４４ 、５３ 、６２・・・素子分離部４１・
・・エミッタ ４２・・・ベース ４３・・・コレクタ ５１・・・ｎ型極性不純物領域 ５２・・・ｎ型極性不純物領域 ６０・・・絶縁基板 ６１・・・半導体膜 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 Ｏｆ） リ −Ｏ 矛２− 矛３図
明の一実施例の工程を説明する図、第３図、第４図、第
５図、第６図はそれぞれ本発明を適用して作製した半導
体装置例を示す断面図である。 符号の説明 １０．２０，５０・・・半導体基板 １１．１４・・・酸化膜 １２・・・窒化シリコン膜 １３．２３・・・レジストバタン ２１・・・第１の膜 ２２・・・第２の膜 ２４・・・溝部 ２５・・・溝部の上部 ２６・・・溝部の下部 ２７・・・絶縁膜 ２８・・・空隙 ３１・・・ソース ３２・・・ドレイン ３３・・・ゲート電極 ３４・・・ゲート酸化膜 ３５・・・ＡＩ！配線 ３６ 、４４ 、５３ 、６２・・・素子分離部４１・
・・エミッタ ４２・・・ベース ４３・・・コレクタ ５１・・・ｎ型極性不純物領域 ５２・・・ｎ型極性不純物領域 ６０・・・絶縁基板 ６１・・・半導体膜 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 Ｏｆ） リ −Ｏ 矛２− 矛３図
Claims (1)
- 半導体基板の表面上に第１の膜を形成する工程と、この
第１の膜の上に所望パタンを有する第２の膜を形成する
工程と、この第２の膜をマスクとして第１の膜及び半導
体基板を異方性エツチングして断面形状がほぼ矩形の溝
部を半導体基板に形成する工程と、上記第２の膜をマス
クとして第１の膜を所望のサイドエッチ量を伴ってエツ
チングし引き続く第２の膜の除去と第１の膜をマスクと
する異方性エツチングにより上記溝部の上部開口幅を拡
げる工程と、この溝部を有する半導体基板上に絶縁膜を
堆積して上記溝部の下部に中空の空隙を残してその開口
部を絶縁膜で埋め込み次いで−この埋め込み部以外の半
導体基板上絶縁膜をエツチング除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12798783A JPS6021540A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12798783A JPS6021540A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6021540A true JPS6021540A (ja) | 1985-02-02 |
| JPS6347335B2 JPS6347335B2 (ja) | 1988-09-21 |
Family
ID=14973641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12798783A Granted JPS6021540A (ja) | 1983-07-15 | 1983-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6021540A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242853A (en) * | 1989-10-25 | 1993-09-07 | Sony Corporation | Manufacturing process for a semiconductor device using bias ecrcvd and an etch stop layer |
| US6133615A (en) * | 1998-04-13 | 2000-10-17 | Wisconsin Alumni Research Foundation | Photodiode arrays having minimized cross-talk between diodes |
| WO2001043171A1 (de) * | 1999-12-07 | 2001-06-14 | Infineon Technologies Ag | Verfahren zur herstellung einer hartmaske |
| US7504699B1 (en) * | 1997-01-21 | 2009-03-17 | George Tech Research Corporation | Fabrication of a semiconductor device with air gaps for ultra-low capacitance interconnections |
| JP2014204047A (ja) * | 2013-04-08 | 2014-10-27 | キヤノン株式会社 | 半導体装置およびその製造方法 |
-
1983
- 1983-07-15 JP JP12798783A patent/JPS6021540A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242853A (en) * | 1989-10-25 | 1993-09-07 | Sony Corporation | Manufacturing process for a semiconductor device using bias ecrcvd and an etch stop layer |
| US7504699B1 (en) * | 1997-01-21 | 2009-03-17 | George Tech Research Corporation | Fabrication of a semiconductor device with air gaps for ultra-low capacitance interconnections |
| US6133615A (en) * | 1998-04-13 | 2000-10-17 | Wisconsin Alumni Research Foundation | Photodiode arrays having minimized cross-talk between diodes |
| WO2001043171A1 (de) * | 1999-12-07 | 2001-06-14 | Infineon Technologies Ag | Verfahren zur herstellung einer hartmaske |
| US6852640B2 (en) | 1999-12-07 | 2005-02-08 | Infineon Technologies Ag | Method for fabricating a hard mask |
| JP2014204047A (ja) * | 2013-04-08 | 2014-10-27 | キヤノン株式会社 | 半導体装置およびその製造方法 |
| US11664402B2 (en) | 2013-04-08 | 2023-05-30 | Canon Kabushiki Kaisha | Semiconductor device having a trench and camera with semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6347335B2 (ja) | 1988-09-21 |
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