KR0140734B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 질화막 패턴을 마스크로 반도체기판에서 활성영역으로 예정되어 있는 부분상에 성장실리콘막을 형성하고, 소자분리영역으로 예정되어 있는 부분을 유동성이 우수한 절연물질로 메우거나, 반도체기판에서 활성영역으로 예정되어 있는 부분상에 형성되어 있는 질화막 패턴을 마스크로 하여 노출되어있는 반도체기판상에 제1성장실리콘막을 형성하고 이를 열산화시켜 소자분리 산화막을 형성한 후, 질화막 패턴을 제거하고 노출되는 반도체기판에 제2성장실리콘막을 형성하여 평탄화하여 소자분리 공정을 완료하였으므로, 소자분리에 따른 버즈빅 등의 면적 손실이 없어 소자의 고집적화에 유리하며, 기판에 스트레스가 작용하지 않아 소자동작의 신뢰성 및 공정수율이 향상된다.
Description
제1A도 내지 제1D도는 종래기술에 따른 반도체소자의 제조공정도.
제2A도 내지 제2E도는 본 발명의 일실시예에 따른 반도체소자의 제조 공정도.
제3A도 내지 제3F도는 본 발명의 다른 실시예에 따른 반도체소자의 제조 공정도.
* 도면의 주요 부분의 대한 부호의 설명
1 : 반도체 기판 2 : 패드산화막
3 : 다결정실리콘층 4 : 질화막
5 : 채널정지층 6 : 소자분리산화막
7 : 성장실리콘막
본 발명의 반도체소자의 제조방법에 관한 것으로서, 특히 질화막으로 마스크로 노출되어있는 반도체 기판상에 실리콘층을 성장시키고, 상기 질화막 패턴을 제거한 후 단차진 부분을 산화막으로 메워 소자 분리 영역으로 사용하여 소자분리 영역에 버즈빅이 형성되지 않아 활성영역의 확보가 용이하며, 소자의 고집적화에 유리한 반도체소자의 제조방법에 관한 것이다.
일반적으로 반도체소자는 트랜지스터나 캐패시터등과 같은 소자들이 형성되는 활성영역과, 상기 소자들의 동작이 서로 방해되지 않도록 활성영역들을 분리하는 소자분리 영역으로 구성되어 있다.
최근 반도체소자의 고집적화 추세에 따라 반도체소자에서 많은 면적을 차지하는 소자분리 영역의 면적을 감소시키는 노력이 꾸준히 진행되고 있다.
이러한 소자분리 영역의 제조 방법으로는 질화막 패턴을 마스크로하여 실리콘 반도체 기판을 열산화시키는 통상의 로코스(local oxidation of silicon; 이하 LOCOS라 칭함) 방법이나, 반도체 기판상에 적층된 별도의 폴리실리콘층을 열산화시키는 세폭스(SEFOX) 방법 그리고 반도체기판에 트랜치를 형성하고 이를 절연물질로 메우는 트렌치(trench) 분리등의 방법이 사용되고 있으며, 그중 LOCOS 방법은 비교적 공정이 간단하여 널리 사용되지만 소자분리 면적이 크고, 경계면에 버즈 빅이 생성되어 기판 스트레스에 의한 격자결함이 발생되는 단점이 있다.
제1A도 내지 제1D도는 종래기술에 따른 반도체소자의 제조 공정도로서, 버퍼 다결정실리콘층을 사용한 소자분리 산화막 제조방법의 예이다.
먼저, 반도체기판(1)상에 패드산화막(2)과 버퍼용 다결정실리콘(3) 및 질화막(4)를 순차적으로 형성한다. (제1A도 참조).
그 다음 상기 반도체기판(1)에서 소자분리영역으로 예정되어 있는 부분상측의 질화막(4)을 제거하여 다결정실리콘층(3)을 노출시키는 질화막(4) 패턴을 형성하고, 상기 질화막(4) 패턴에 의해 노출되어있는 다결정실리콘층(3) 하부의 반도체기판(1)에 불순물 이온주입을 실시하여 채널정지층(5)을 형성한다. 이때 상기 다결정실리콘층(3)도 소정 두께 제거된다.(제1B도 참조).
그후, 상기 질화막(4) 패턴에 의해 노출되어 있는 다결정실리콘층(3)과 그 하부의 반도체기판(1)의 소정 두께를 열산화시켜 소자분리 산화막(6)을 형성한 후, 상기 질화막(4) 패턴과 남아있는 다결정실리콘층(3) 및 패드 산화막(2)을 순차적으로 제거하여 소자분리 공정을 완료한다.
상기와 같은 종래 방법에 따른 반도체소자의 소자분리 산화막의 제조방법은 질화막 패턴을 마스크로 소자분리 산화막을 형성하되 패드 다결정실리콘층을 형성하여 소자분리 산화막의 버즈빅을 감소시켰으나, 그 효과가 작아 활성영역의 크기가 작아지는 문제점이 있다.
따라서 버즈빅에 의한 스트레스로 소자 동작의 신뢰성이 감소되고, 반도체소자의 고집적화에도 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 반도체기판의 소자분리영역으로 예정되어 있는 부분상에 질화막 패턴을 형성하고, 노출되는 반도체기판상에 성장실리콘막을 형성한 후, 단차진 부분을 절연막으로 메워 소자분리 영역으로 사용하여 버즈빅을 제거하여 활성영역의 확보가 용이하여 소자의 고집적화에 유리하며, 버즈빅에 의한 기판 스트레스가 없어 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체소자 제조방법의 특징은, 반도체기판 상에 패드산화막을 형성하는 공정과, 상기 패드산화막에 질화막을 형성하는 공정과, 상기 반도체기판에서 활성영역으로 예정되어 있는 부분상의 질화막과 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 질화막 패턴 및 패드산화막 패턴을 형성하는 공정과, 상기 노출되어 있는 반도체기판상에 성장실리콘을 형성하는 공정과, 상기 질화막 패턴 및 패드산화막 패턴을 제거하는 공정과, 상기 성장실리콘막이 형성되어 있지 않은 반도체기판상에 절연막을 형성하여 단차를 메우는 소자분리영역을 형성하는 공정을 구비함에 있다.
본 발명에 따른 반도체소자 제조방법의 다른 특징은, 반도체기판 상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분상의 질화막과 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 질화막 패턴 및 패드산화막 패턴을 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어 있는 반도체기판상에 제1성장실리콘막을 형성하는 공정과, 상기 구조의 전표면에 산화막을 형성하는 공정과, 상기 질화막 패턴과 그 상측의 산화막 및 패드산화막 패턴을 제거하는 공정과, 상기 제1성장실리콘막 상측의 산화막에 의해 노출되어있는 반도체기판상에 제2성장실리콘막을 형성하여 평탄화하는 공정을 구비함에 있다.
이하, 본 발명에 따른 반도체소자의 제조방법에 관하여 첨부도면을 참보하여 상세히 설명한다.
제2A도 내지 제2E도는 본 발명에 따른 반도체소자의 소자분리 산화막의 제조공정도이다.
먼저, 실리콘으로된 반도체 기판(1) 상에 패드산화막(2)과 질화막(4)을 순차적으로 형성한 후, (제2A도 참조), 상기 반도체기판(1)에서 활성영역으로 예정되어 있는 부분 상측의 질화막(4)과 패트산화막(2)을 순차적으로 제거하여 소자분리영역으로 예정되어 있는 부분상에 질화막(4) 및 패드산화막(2) 패턴을 형성한다. 이때 상기 질화막(4)과 패드산화막(2)은 모두 CVD 방법으로 형성하거나, 패드산화막(2)을 열산화막으로 형성할 수도 있다.(제2B도 참조).
그 다음 상기 질화막(4) 패턴에 의해 노출되어있는 반도체기판(1)상에 성장실리콘막(7)을 형성한다. 이때 상기 성장실리콘막(7)의 두께는 상기 질화막(4) 패턴의 상측 보다 높게 형성한다. (제2C도 참조).
그 후, 상기 질화막(4) 패턴과 패드산화막(2)을 제거하고, (제2D도 참조), 상기 구조의 전표면에 비.피.에스.지(boro phospho silicate glass; 이하 BPSG라 칭함), 피.에스.지(phospho silicate glass; 이하 PSG라 칭함) 또는 유.에스.지(undoped silicate glass; 이하 USG라 칭함) 등과 같은 같은 물질이나 테오스(tetraethyortho silicate glass)등을 도포하여 단차 부분을 메우고, 전면 식각하여 상기 성장실리콘막(7)을 노출시키는 소자분리 산화막(6)을 형성한다.(제2E도 참조).
제3A도 내지 제3F도는 본 발명의 다른 실시예에 따른 반도체소자의 제조 공정도로서, 두차례의 실리콘 성장 공정을 진행한 예이다.
먼저, 실리콘으로된 반도체 기판(1) 상에 패드산화막(2)과 질화막(4)을 순차적으로 형성하고 (제3A도 참조), 상기 반도체기판(1)에서 소자분리영역으로 예정되어 있는 부분 상측의 질화막(4)과 패드산화막(2)을 순차적으로 제거한다. 이때 상기 질화막(4)의 두께는 형성하고자하는 소자분리 산화막 두께의 약 45% 이상이 되게한다.(제3B도 참조).
그 다음 상기 노출되어 있는 반도체기판(1)의 소자분리영역으로 예정되어 있는 부분 상에 제1성장실리콘막(7A)을 형성하고, 상기 제1성장실리콘막(7A)의 상측에 불순물 이온을 주입하여 채널정지층(5)을 형성한다.(제3C도 참조)
그 후, 상기 제1성장실리콘막(7A)을 열산화시켜 소자분리 산화막(6)을 형성하고, (제3D도 참조), 상기 질화막(4) 패턴 및 패드산화막(2) 패턴을 제거하여 활성영역으로 예정되어있는 부분의 반도체기판(1)을 노출시킨다. 이때 상기 질화막(4)의 두께가 소자분리 산화막(6) 두께의 45% 이상의 두께로 형성되어있으므로, 열산화시 각각 상측으로 55%, 하측으로 45% 정도의 두께로 형성되는 것을 고려하면 버즈빅이 형성되지 않음을 알수 있다. (제3E도 참조).
그 다음 상기 노출되어있는 반도체기판(1) 상에 활성영역이 되는 제2성장실리콘막(7B)을 형성하여 소자분리 공정을 완료한다. (제3F도 참조).
이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 제조방법은 질화막 패턴을 마스크로 반도체기관에서 활성영역으로 예정되어 있는 부분상에 성장실리콘막을 형성하고, 소자분리영역으로 예정되어있는 부분을 유동성이 우수한 절연물질로 메우거나, 반도체기판에서 활성영역으로 예정되어 있는 부분상에 형성되어 있는 질화막 패턴을 마스크로 하여 노출되어있는 반도체기판상에 제1성장실리콘막을 형성하고 이를 열산화시켜 소자분리 산화막을 형성한 후, 질화막 팬턴을 제거하고 노출되는 반도체기판에 제2성장실리콘막을 형성하여 평탄화하여 소자분리 공정을 완료하였으므로, 소자분리에 따른 버즈빅 등의 면적 손실이 없어 소자의 고집적화에 유리하며, 기판에 스트레스가 작용하지 않아 소자동작의 신뢰성 및 공정수율이 향상되는 이점이 있다.
Claims (4)
- 반도체기판상에 패드산화막을 형성하는 공정과, 상기 패트산화막상에 질화막을 형성하는 공정과, 상기 반도체기판에서 활성영역으로 예정되어 있는 부분상의 질화막과 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 질화막 패턴 및 패드산화막 패턴을 형성하는 공정과, 상기 노출되어 있는 반도체기판상에 성장실리콘막을 형성하는 공정과, 상기 질화막 패턴 및 패드산화막 패턴을 제거하는 공정과, 상기 성장실리콘막이 형성되어 있는 않은 반도체기판상에 절연막을 형성하여 단차를 메우는 소자분리 산화막을 형성하는 공정을 구비하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 소자분리 산화막이 BPSG, PSG, USG 등과 같은 물질과 TEOS로 이루어지는 군에서 임의로 선택되는 하나의 절연물질로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판 상에 패드산화막을 형성하는 공정과, 상기 패드산화막상에 질화막을 형성하는 공정과, 상기 반도체기판에서 소자분리영역으로 예정되어 있는 부분상의 질화막과 패드산화막을 순차적으로 제거하여 반도체기판을 노출시키는 질화막 패턴 및 패드산화막 패턴을 형성하는 공정과, 상기 질화막 패턴에 의해 노출되어 있는 반도체기판상에 제1성장실리콘막을 형성하는 공정과, 상기 구조의 전표면에 산화막을 형성하는 공정과, 상기 질화막 패턴과 그 상측의 산화막 및 패드산화막 패턴을 제거하는 공정과, 상기 제1성장실리콘막 상측의 산화막에 의해 노출되어있는 반도체기판상에 제2성장실리콘막을 형성하여 평탄화하는 공정을 구비하는 반도체소자의 제조방법.
- 제3항에 있어서, 상기 질화막을 상기 소자분리 산화막 두께의 45% 이상의 두께로 형성하는 것을 특징으로하는 반도체소자의 제조방법.
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