KR100365738B1 - 반도체소자의소자분리막형성방법 - Google Patents

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Abstract

본 발명은 소자분리 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 실리콘 기판 상에 희생막을 형성하고, 희생막을 선택적으로 제거하여 활성영역의 실리콘 기판을 노출시킨 후, 노출된 실리콘 기판 상에 선택적 에피택셜 성장법으로 실리콘막을 형성하고, 희생막을 제거하여 소자분리 영역의 실리콘 기판 및 실리콘막 측벽을 노출시키는 트렌치(trench)를 형성하고, 트렌치 측벽에 열산화막을 형성한 다음, 트렌치 내에 소자분리 산화막을 형성하는 과정으로 이루어진다. 이에 의해 소자분리막과 실리콘 기판의 계면 및 활성영역에 형성된 실리콘막과 소자분리막 계면에 결정결함이 발생하는 것을 방지할 수 있어 소자분리 특성을 향상시킬 수 있다.

Description

반도체 소자의 소자분리막 형성 방법{METHOD FOR FORMING DEVICE ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 분야에 관한 것으로, 특히 소자분리 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
반도체 소자 제조 공정에서는 각 활성영역 상에 형성되는 소자들을 전기적으로 절연시키기 위하여 소자분리막을 형성한다.
도1은 종래의 STI(shallow trench isolation) 공정에 따른 반도체 소자의 소자분리막 형성 공정 단면도로서, 실리콘 기판(10)을 선택적으로 식각하여 트렌치 (trench)를 형성하고, 실리콘 기판(10) 식각시 실리콘 기판(10) 손상되어 발생한 결정결함(A)을 제거하기 위해 열산화 공정을 실시하여 트렌치 내부를 감싸는 얇은 산화막(11)을 형성한 후, 화학기상증착법으로 산화막을 증착하여 트렌치를 매립하고 화학 기계적 연마 등으로 산화막을 제거해서 트렌치 내부에 산화막이 남도록 하여 소자분리막(12)을 형성한 상태를 보이고 있다.
전술한 바와 같이 이루어지는 STI 공정에서는 트렌치 형성 과정에서 발생한 실리콘 기판(10)의 손상을 보상하기 위하여 트렌치 내부를 감싸는 산화막을 형성하는데, 식각 손상의 보상은 산화막의 두께에 의존한다. 산화막이 너무 얇을 경우에는 식각 손상의 보상 효과가 없으며, 산화막이 너무 두꺼울 경우에는 산화공정에서 새로운 손상이 발생한다.
상기와 같은 STI 공정의 문제점을 해결하기 위하여 선택적 에피택셜 성장법 (selective epitaxial growth)을 이용한 소자분리막 형성 방법이 제시되었다.
도2는 종래의 선택적 에피택셜 성장법을 이용한 소자분리막 형성 공정 단면도로서, 실리콘 기판(10) 상에 산화막(13)을 두껍게 형성하고, 상기 산화막(13)을 선택적으로 제거하여 활성영역의 실리콘 기판(10)을 노출시킨 다음, 노출된 실리콘 기판(10) 상에 선택적 에피택셜 성장법으로 실리콘막(14)을 형성한 상태를 보이고 있다.
전술한 바와 같은 종래의 선택적 에피택셜 성장법을 이용한 소자분리막 형성방법은, 소자분리막과 실리콘막(14)의 계면에 결정결함(A)이 발생하여 계면 특성이 불완전하고, 이로 인한 계면 트랩 때문에 완벽한 소자분리 특성을 얻을 수 없는 단점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소자분리 특성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는데 그 목적이 있다.
도1은 종래의 STI 공정에 따른 반도체 소자의 소자분리막 형성 공정 단면도
도2는 종래의 선택적 에피택셜 성장법에 따른 반도체 소자의 소자분리막 형성 공정 단면도
도3a 내지 도3g는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도
* 도면의 주요 부분에 대한 도면 부호의 설명
20: 실리콘 기판 21,23,24: 제1 산화막
22: 실리콘막
상기 목적을 달성하기 위한 본 발명은 실리콘 기판 상에 희생막을 형성하고, 상기 희생막을 선택적으로 제거하여 활성영역의 상기 실리콘 기판을 노출시키는 제 1 단계; 상기 제1 단계에서 노출된 실리콘 기판 상에 선택적 에피택셜 성장 (selective epitaxial growth) 방법으로 실리콘막을 형성하는 제2 단계; 상기 희생막을 제거하여 소자분리 영역의 상기 실리콘 기판 및 상기 제2 단계에서 형성된 상기 실리콘막의 측벽을 노출시키는 트렌치(trench)를 형성하는 제3 단계; 열산화 공정을 실시하여 상기 트렌치의 바닥 및 측벽과 상기 실리콘막의 표면에 제1 산화막을 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 제2 산화막을 형성하는 제5 단계; 및 상기 제2 산화막의 일부를 제거하여 상기 트렌치 내부에만 상기 제2 산화막으로 된 소자분리막을 잔류시키는 제6 단계를 포함하는 반도체 소자의 소자분리막 형성 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도3a 내지 도3f는 본 발명의 일실시예에 따른 반도체 소자의 소자분리막 형성 공정 단면도이다.
도3a는 실리콘 기판(20) 상에 희생막인 산화막(21)을 소자분리막의 두께로 형성한 상태를 보이고 있다. 일예로 상기 산화막(21)의 두께는 2500 Å 내지 5000 Å이며, 상기 실리콘 기판(20) 상에 100 Å 내지 400 Å 두께의 열산화막을 형성하고, 열산화막 상에 저압화학기상증착법(low pressure chemical vapor deposition)으로 질화막을 증착하여 상기 산화막(21)을 대신할 수도 있다.
도3b는 상기 산화막(21)을 선택적으로 제거하여 활성영역의 실리콘 기판(20)을 노출시킨 상태를 보이고 있다. 이때, 상기 산화막(21)을 제거하여 실리콘 기판 (20)을 노출시킨 후 실리콘 기판(20)을 2000 Å 내지 3000 Å 깊이로 식각할 수도 있다.
도3c는 노출된 실리콘 기판(20) 상에 선택적 에피택셜 성장법으로 실리콘막 (22)을 상기 산화막(21)의 두께만큼 형성한 것을 보이고 있다. 도면 부호 A는 실리콘막(22) 형성시 실리콘 기판(20)과 실리콘막(22) 계면 및 산화막(21)과 실리콘막 (22)의 계면에 발생하는 결정결함을 나타낸다.
도3d는 잔류하는 산화막(21)을 제거하여 소자분리영역에 트렌치(t)를 형성함으로써 실리콘막(22)의 측벽을 노출시키고, 전체 구조 상에 100 Å 내지 400 Å 두께의 열산화에 의한 산화막(23)을 형성한 상태를 보이고 있다. 이때, 산화막(21)을제거하여 소자분리영역과 활성영역 경계 부분에 노출된 실리콘막(22) 측벽의 결정결함을 감소시킬 수 있어, 산화막(23) 형성 두께에 대한 제한을 감소시킬 수 있다. 또한, 상기 실리콘막(22)과 실리콘 기판(20) 계면에 잔류해 있던 결정결함이 이후의 열공정에서 게더링(gettering) 소오스로 작용한다.
도3e는 전체 구조 상에 화학기상증착법으로 산화막(24)을 형성하여 트렌치 내부를 매립시킨 것을 보이고 있다. 상기 산화막(24) 형성시 고밀도 플라즈마를 사용하며, O3-TEOS(tetra-ethyl-ortho-silicate)로 산화막(24)을 형성하기도 한다.
도3f는 고온공정을 실시하여 산화막(24)을 치밀(densification)하게하고, 화학 기계적 연마(chemical mechanical polishing, CMP) 방법으로 상기 산화막(24)을 연마하여 트렌치 내부에만 산화막(24)이 남도록 한 것을 보이고 있다.
도3g는 세정공정 등의 후속 공정을 실시하여 소자분리막 형성을 완료한 상태를 보이고 있다. 이때, 상기 화학 기계적 연마로 인한 손상을 제거하기 위하여 전체 구조 상에 얇은 산화막을 성장하고, 산화막을 제거한 다음 상기 후속 공정을 진행하기도 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 소자분리막과 실리콘 기판의 계면 및 활성영역에 형성된 실리콘막과 소자분리막 계면에 결정결함이 발생하는 것을 방지할 수 있어 소자분리 특성을 향상시킬 수 있다.
또한, 실리콘 기판과 실리콘막 계면에 잔류하는 결정결함이 이후의 열 공정에서 게더링 소오스로 작용하여 이로 인한 소자의 특성 향상을 기대할 수 있다.

Claims (9)

  1. 반도체 소자의 소자분리막 형성 방법에 있어서,
    실리콘 기판 상에 희생막을 형성하고, 상기 희생막을 선택적으로 제거하여 활성영역의 상기 실리콘 기판을 노출시키는 제1 단계;
    상기 제1 단계에서 노출된 실리콘 기판 상에 선택적 에피택셜 성장 (selective epitaxial growth) 방법으로 실리콘막을 형성하는 제2 단계;
    상기 희생막을 제거하여 소자분리 영역의 상기 실리콘 기판 및 상기 제2 단계에서 형성된 상기 실리콘막의 측벽을 노출시키는 트렌치(trench)를 형성하는 제3 단계;
    열산화 공정을 실시하여 상기 트렌치의 바닥 및 측벽과 상기 실리콘막의 표면에 제1 산화막을 형성하는 제4 단계;
    상기 제4 단계가 완료된 전체 구조 상에 제2 산화막을 형성하는 제5 단계; 및
    상기 제2 산화막의 일부를 제거하여 상기 트렌치 내부에만 상기 제2 산화막으로 된 소자분리막을 잔류시키는 제6 단계
    를 포함하는 반도체 소자의 소자분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 희생막은,
    제3 산화막 또는 제4 산화막 및 질화막의 적층막으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  3. 제 2 항에 있어서,
    상기 제3 산화막은,
    2500 Å 내지 5000 Å 두께로 형성되고,
    상기 제4 산화막은,
    100 Å 내지 400 Å 두께의 열산화막으로 형성되고,
    상기 질화막은 저압화학기상증착법(low pressure chemical vapor deposition)으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 산화막은,
    100 Å 내지 400 Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  5. 제 1 항에 있어서,
    상기 제2 산화막은,
    고밀도 플라즈마를 이용한 화학기상증착법으로 형성되는 것을 특징으로 하는반도체 소자의 소자분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 제2 산화막은,
    O3-TEOS(tetra-ethyl-ortho-silicate)로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  7. 제 1 항에 있어서,
    상기 제3 단계에서,
    상기 희생막을 제거하여 소자분리 영역의 상기 실리콘 기판을 노출시킨 후, 상기 노출된 실리콘 기판을 2000 Å 내지 3000 Å 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  8. 제 1 항에 있어서,
    상기 제5 단계 후,
    상기 제2 산화막의 구조를 치밀하게 하기 위한 고온 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
  9. 제 1 항에 있어서,
    상기 제6 단계에서,
    상기 제2 산화막을 화학기계적 연마(chemical mechanical polishing)법으로 연마하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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