JPS61204962A - Ｃｍｏｓの製造方法 - Google Patents
Ｃｍｏｓの製造方法Info
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- JPS61204962A JPS61204962A JP60045867A JP4586785A JPS61204962A JP S61204962 A JPS61204962 A JP S61204962A JP 60045867 A JP60045867 A JP 60045867A JP 4586785 A JP4586785 A JP 4586785A JP S61204962 A JPS61204962 A JP S61204962A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補型金属酸化物半導体装置（以後○−ＭＯ
８と略す］の製造方法に関するものである。
８と略す］の製造方法に関するものである。
この発明は、選択エピタキシャル成長を用い九〇ＭＯ日
の素子分離方法において、Ｐウェル、Ｎウェル領域の選
択エピタキシャル成長を別々に行い、先に成長させ九エ
ピタキシャル膜上へ化学気相成長法（以後ＯＶＤと略す
〕により絶縁膜全堆積させ、こｒＬｔ−反応性イオンエ
ツチングにより全面エツチングしてエピタキシャル膜の
側壁部のみ絶縁膜を残し、とｒＬｔ”素子分離領域とす
ることにより、素子分離領域の幅を微細にし、素子全体
のサイズを小さくできるようにしたものである。
の素子分離方法において、Ｐウェル、Ｎウェル領域の選
択エピタキシャル成長を別々に行い、先に成長させ九エ
ピタキシャル膜上へ化学気相成長法（以後ＯＶＤと略す
〕により絶縁膜全堆積させ、こｒＬｔ−反応性イオンエ
ツチングにより全面エツチングしてエピタキシャル膜の
側壁部のみ絶縁膜を残し、とｒＬｔ”素子分離領域とす
ることにより、素子分離領域の幅を微細にし、素子全体
のサイズを小さくできるようにしたものである。
選択エピタキシャル技術を用いｚ Ｏ−Ｍ Ｏ８の製造
方法は、微細な素子分離が形成でき、又ラッチアップを
防止する九め低抵抗のウェル構造を有する０、−Ｍ（Ｓ
８が製造できることから、近年注目さｎている。
方法は、微細な素子分離が形成でき、又ラッチアップを
防止する九め低抵抗のウェル構造を有する０、−Ｍ（Ｓ
８が製造できることから、近年注目さｎている。
従来の製造方法は、第２図Ｇ）のようにシリフン基板１
を熱酸化して酸化膜２ｔ−形成し、反応性イオンエツチ
ングにより第２図の）のように素子分離領成領域（ＮＭ
Ｏ８領域］領域全以外スト９で覆い、ホウ素をイオン注
入する。次に第２図（祷のようにＮウェル形成領域（Ｉ
’ＭＯ８領域］以外をレジスト・９で覆いリン金イオン
注入する。その後レジストを除去し選択エピタキシャル
成長させる。すると第２図（６）のようにシリコン基板
上にのみエピタキシャル層１０ができ、ま几基板からの
オートドーピングによってこ１．らエピタキシャル層１
０は第２図ののようにＰウユル％ ＨＩ７：ｒニルにな
る。ここに第２図（９）ノようにｐＭＯ８，ＮＭＯ８ｙ
、作ｎば、Ｏ，、、ＭＯＢ構造の半導体ができ上る。
を熱酸化して酸化膜２ｔ−形成し、反応性イオンエツチ
ングにより第２図の）のように素子分離領成領域（ＮＭ
Ｏ８領域］領域全以外スト９で覆い、ホウ素をイオン注
入する。次に第２図（祷のようにＮウェル形成領域（Ｉ
’ＭＯ８領域］以外をレジスト・９で覆いリン金イオン
注入する。その後レジストを除去し選択エピタキシャル
成長させる。すると第２図（６）のようにシリコン基板
上にのみエピタキシャル層１０ができ、ま几基板からの
オートドーピングによってこ１．らエピタキシャル層１
０は第２図ののようにＰウユル％ ＨＩ７：ｒニルにな
る。ここに第２図（９）ノようにｐＭＯ８，ＮＭＯ８ｙ
、作ｎば、Ｏ，、、ＭＯＢ構造の半導体ができ上る。
しかしながら従来の製造方法においては、分離領域をレ
ジストでパターニングした後、反応性イオンエツチング
でエツチングして形成するので素子分離領域は微細に形
成したきしてもｌ。５μｍから２μ毒程度の＠を持つ。
ジストでパターニングした後、反応性イオンエツチング
でエツチングして形成するので素子分離領域は微細に形
成したきしてもｌ。５μｍから２μ毒程度の＠を持つ。
又、その後のイオン注入において第２図の）まｔは（イ
）のよンに、この分離領域を境にしてレジストパターン
全形成しなけｎばならないので、あまり細い分離幅にす
るとレジストパターン形成時の重ね合わぜがうまく行か
ない。そｎ故、やはり分離幅の細さには限界がちり１゜
５μ悟から２μ情程度の太さに々るので、素子全体をよ
り縮小させることを不可能にしている。
）のよンに、この分離領域を境にしてレジストパターン
全形成しなけｎばならないので、あまり細い分離幅にす
るとレジストパターン形成時の重ね合わぜがうまく行か
ない。そｎ故、やはり分離幅の細さには限界がちり１゜
５μ悟から２μ情程度の太さに々るので、素子全体をよ
り縮小させることを不可能にしている。
そこで本発明は、従来のこのような欠点を解決するため
、分離＠全すブミクロン（１／Ｊ？７Ｌ以下）程度に抑
え、かつＰウェル、Ｎウェル形成時のイオン注入全容易
に行えるとと全可能にし、素子全体の縮小を可能とする
ことｔ目的としている。
、分離＠全すブミクロン（１／Ｊ？７Ｌ以下）程度に抑
え、かつＰウェル、Ｎウェル形成時のイオン注入全容易
に行えるとと全可能にし、素子全体の縮小を可能とする
ことｔ目的としている。
上記問題点を解決するｔめ、本発明は最初酸化膜を形成
し九後、Ｐウェル（又はＮウェル３部だけ酸化膜を除去
し、全体にイオン注入しく例えばＰウニルナラバポロン
〕、エピタキシャル成長させる。この時はｒウェル部Ｃ
又はＮウェル部】だけにエピタキシャル膜は形成さｎる
。次に全体をチン化し、酸化膜全除去する。ここで全体
例イオン注入する。（例えばＮウェルならばリンクする
と前記エピタキシャル膜はチン化膜で覆わｎているので
、シリコン基板のみイオン注入さｎる。次にａｖｎによ
り絶Ｒ膜（几とえばシリコン酸化膜など〕を堆積して全
体を異方性エツチングのできる反応性イオンエツチング
でエツチングする。するト前記エピタキシャル膜の側壁
に絶縁膜が残る。この後エピタキシャル成長を行えば、
基板シリコン上のみエピタキシャル膜が成長するので、
Ｐウェル、Ｎウェルが形成できる。
し九後、Ｐウェル（又はＮウェル３部だけ酸化膜を除去
し、全体にイオン注入しく例えばＰウニルナラバポロン
〕、エピタキシャル成長させる。この時はｒウェル部Ｃ
又はＮウェル部】だけにエピタキシャル膜は形成さｎる
。次に全体をチン化し、酸化膜全除去する。ここで全体
例イオン注入する。（例えばＮウェルならばリンクする
と前記エピタキシャル膜はチン化膜で覆わｎているので
、シリコン基板のみイオン注入さｎる。次にａｖｎによ
り絶Ｒ膜（几とえばシリコン酸化膜など〕を堆積して全
体を異方性エツチングのできる反応性イオンエツチング
でエツチングする。するト前記エピタキシャル膜の側壁
に絶縁膜が残る。この後エピタキシャル成長を行えば、
基板シリコン上のみエピタキシャル膜が成長するので、
Ｐウェル、Ｎウェルが形成できる。
上記方法でＰウェル、Ｎウェルを形成すると、素子分離
領域は：０ＶＴ）により堆積した絶ダ膜の、佼厚程度に
抑えらｎるので、づブミクロンの素子分離が可能でおる
。また、その際のイオン注入は、マク１／スでセルフ了
ライン的に行うので、高度な重ね合わせの技術も必要な
く容易にＰウェル、Ｎウェルが形成できる。つまりと、
の方法を用いることにより、ザブミクロンの素子分離が
容易に精度良くできる訳である。
領域は：０ＶＴ）により堆積した絶ダ膜の、佼厚程度に
抑えらｎるので、づブミクロンの素子分離が可能でおる
。また、その際のイオン注入は、マク１／スでセルフ了
ライン的に行うので、高度な重ね合わせの技術も必要な
く容易にＰウェル、Ｎウェルが形成できる。つまりと、
の方法を用いることにより、ザブミクロンの素子分離が
容易に精度良くできる訳である。
に説明する。先ず第１図Ｇ）のように、基板１全体″Ｉ
ｋ：酸化し酸化膜２を形成する。次に第１図（６）のよ
うに、Ｐウェル領域（ま７ｔはＮウェル領域］となる部
分をエツチングし、イオン８を注入する。（例えばＰウ
ェル領域ならばボロン、Ｎウェル領域ならばリンなど〕
。この後選択エピタキシャル成長させると、第１図（６
）のようにｒウェル（ｔたはＮウェル〕のみエピタキシ
ャル膜４が成長する。
ｋ：酸化し酸化膜２を形成する。次に第１図（６）のよ
うに、Ｐウェル領域（ま７ｔはＮウェル領域］となる部
分をエツチングし、イオン８を注入する。（例えばＰウ
ェル領域ならばボロン、Ｎウェル領域ならばリンなど〕
。この後選択エピタキシャル成長させると、第１図（６
）のようにｒウェル（ｔたはＮウェル〕のみエピタキシ
ャル膜４が成長する。
このエピタキシャルｉ４Ｕ注入Ｌ７？、イオンによって
Ｐ型またはＮ型になっている。次に全体ｔちっ化する。
Ｐ型またはＮ型になっている。次に全体ｔちっ化する。
例えば、アンモニア雰囲気中で熱ちっ化全行う。すると
第１図■のように、エピタキシャル、幌４の上部が５つ
化さｎ、ちつ化膜５が形成さｎる。この時、酸化膜上も
いくらかちつ化さｎるが、エピタキシャル膜上に比して
５つ化、頃厚はうすい、次に全体を少しちつ化、嘆エツ
チングして（酸化膜上のちつ化膜全除去する程度〕、酸
化膜１企ふつ酸とふつ化アンモン混合液で除去すｎば第
１図０）のようになる、ことで全体にイオン注入をなど
を。すると、第１図ののようにエピタキシャル１！Ｘ４
の上部はちつ化膜５で覆わｎている几め、イオン６は基
板シリコン内のみ注入さｎる。次Ｋｏｖｐを用い、第１
図Ｖ）のように絶縁膜７（例えばシリコン酸化膜）ｔ−
ｏ、ｓμ情からＩＰ情程度堆積する。次にこの絶縁ｆＩ
Ｘ７″ｆｔ反応性イオンエツチングによってエツチング
する。この場合、エツチング条件は異方性になるように
選び、シリコン基板１及びちつ化膜５との選択比がとｎ
るような条件にする。すると第１図００ようにエピタキ
シャル膜の側壁部のみ絶縁膜７は残る。この後、選択エ
ピタキシャル成長を行う。すると第１図（０のように、
シリコン基板上だけエピタキシャルａ８が成長する。こ
のエピタキシャルＩＩＥ８は一第１図ωで注入したイオ
ン６によってＭＷｉＣｌたａｐ！！］になっている。最
後にちつ化ｊｌ［ｔ−除去し、少し酸化Ｒｔ除去すｎば
、素子分離幅が微小で平坦なＰウェル、Ｎウェル構造が
作成できる。この時の分離幅は、ａｖｎで堆積し九絶縁
！１！７の膜厚とほぼ同等である。ここに、ソースドレ
インを形成し、ＰＭＯ８，ＮＭＯＥＩｉ作成すｎば、ω
のように０Ｍ０Ｂ構造の半導体装置が作成できる。
第１図■のように、エピタキシャル、幌４の上部が５つ
化さｎ、ちつ化膜５が形成さｎる。この時、酸化膜上も
いくらかちつ化さｎるが、エピタキシャル膜上に比して
５つ化、頃厚はうすい、次に全体を少しちつ化、嘆エツ
チングして（酸化膜上のちつ化膜全除去する程度〕、酸
化膜１企ふつ酸とふつ化アンモン混合液で除去すｎば第
１図０）のようになる、ことで全体にイオン注入をなど
を。すると、第１図ののようにエピタキシャル１！Ｘ４
の上部はちつ化膜５で覆わｎている几め、イオン６は基
板シリコン内のみ注入さｎる。次Ｋｏｖｐを用い、第１
図Ｖ）のように絶縁膜７（例えばシリコン酸化膜）ｔ−
ｏ、ｓμ情からＩＰ情程度堆積する。次にこの絶縁ｆＩ
Ｘ７″ｆｔ反応性イオンエツチングによってエツチング
する。この場合、エツチング条件は異方性になるように
選び、シリコン基板１及びちつ化膜５との選択比がとｎ
るような条件にする。すると第１図００ようにエピタキ
シャル膜の側壁部のみ絶縁膜７は残る。この後、選択エ
ピタキシャル成長を行う。すると第１図（０のように、
シリコン基板上だけエピタキシャルａ８が成長する。こ
のエピタキシャルＩＩＥ８は一第１図ωで注入したイオ
ン６によってＭＷｉＣｌたａｐ！！］になっている。最
後にちつ化ｊｌ［ｔ−除去し、少し酸化Ｒｔ除去すｎば
、素子分離幅が微小で平坦なＰウェル、Ｎウェル構造が
作成できる。この時の分離幅は、ａｖｎで堆積し九絶縁
！１！７の膜厚とほぼ同等である。ここに、ソースドレ
インを形成し、ＰＭＯ８，ＮＭＯＥＩｉ作成すｎば、ω
のように０Ｍ０Ｂ構造の半導体装置が作成できる。
以上説明したように、本発明では、選択エピタキシャル
成長法において分離幅をサブミクロ７程度にする事が可
能であり、ｆ九ア型、Ｎ型形成の際のイオン注入も高度
な合わせ技術を必要とせず、容易に微細な素子分離構造
が得らｎる効果がある。
成長法において分離幅をサブミクロ７程度にする事が可
能であり、ｆ九ア型、Ｎ型形成の際のイオン注入も高度
な合わせ技術を必要とせず、容易に微細な素子分離構造
が得らｎる効果がある。
第１図６）〜ψは、本発明による０Ｍ０−１３半導体装
置の製造方法を工程順に示し丸断面図、第２図（ロ）〜
す）は従来方法による０ＭＯ８手導体装置の製造方法を
工程順に示した断面図である。 １０．シリコン基板、 ２０．酸化膜８０．イオン注
入、 ４００選択エピタキシャルｇ％ ５０．５つ
化膜、 ６８．イオン、７０．ＯＶＤ絶縁属、 ８０
０選択選択エピタキシャル成長、、レジスト、１０．、
選択エピタキシャル膜 以上 第１図 第２図
置の製造方法を工程順に示し丸断面図、第２図（ロ）〜
す）は従来方法による０ＭＯ８手導体装置の製造方法を
工程順に示した断面図である。 １０．シリコン基板、 ２０．酸化膜８０．イオン注
入、 ４００選択エピタキシャルｇ％ ５０．５つ
化膜、 ６８．イオン、７０．ＯＶＤ絶縁属、 ８０
０選択選択エピタキシャル成長、、レジスト、１０．、
選択エピタキシャル膜 以上 第１図 第２図
Claims (2)
- （１）選択エピタキシャル成長を用いた相補型金属酸化
物半導体装置の製造工程において、Ｐ型領域、Ｎ型領域
の間の分離層を化学気相成長法により堆積した絶縁膜の
側壁部を用い、Ｐ型領域及びＮ型領域を別々にエピタキ
シャル成長させることを特徴とした半導体装置の製造方
法。 - （２）前記化学気相成長法により堆積する絶縁膜をシリ
コン酸化膜とすることを特徴とする特許請求範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045867A JPS61204962A (ja) | 1985-03-08 | 1985-03-08 | Ｃｍｏｓの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045867A JPS61204962A (ja) | 1985-03-08 | 1985-03-08 | Ｃｍｏｓの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61204962A true JPS61204962A (ja) | 1986-09-11 |
| JPH0369182B2 JPH0369182B2 (ja) | 1991-10-31 |
Family
ID=12731154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045867A Granted JPS61204962A (ja) | 1985-03-08 | 1985-03-08 | Ｃｍｏｓの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61204962A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365738B1 (ko) * | 1998-06-29 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984587A (ja) * | 1972-12-19 | 1974-08-14 | ||
| JPS58169964A (ja) * | 1982-03-30 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-03-08 JP JP60045867A patent/JPS61204962A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4984587A (ja) * | 1972-12-19 | 1974-08-14 | ||
| JPS58169964A (ja) * | 1982-03-30 | 1983-10-06 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100365738B1 (ko) * | 1998-06-29 | 2003-03-04 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0369182B2 (ja) | 1991-10-31 |
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