JPH0348657B2 - - Google Patents
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- JPH0348657B2 JPH0348657B2 JP57080005A JP8000582A JPH0348657B2 JP H0348657 B2 JPH0348657 B2 JP H0348657B2 JP 57080005 A JP57080005 A JP 57080005A JP 8000582 A JP8000582 A JP 8000582A JP H0348657 B2 JPH0348657 B2 JP H0348657B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体集積回路における素子分離法に
係わる。
係わる。
高密度の半導体集積回路を実現するには素子分
離領域の占める面積は小さい方が好ましい。特に
従来の相補型MOS（以下CMOS）においてはウエ
ルをはさむｐ型とｎ型のトランジスタの分離領域
に大きな面積を要し、高密度化の大きな障害とな
つていた。第１図は従来のｐウエル型CMOSの
断面を示しており、ｎ型基板１に形成された深さ
４〜6μｍのｐ型ウエル２と、部分的酸化法
（Local Oxidation of Silicon法）によつて形成
された熱酸化膜３と、該熱酸化膜により電気的に
分離せられるｐ型トランジスタのドレイン４とｎ
型トランジスタのドレイン５を表わしている。ま
た、ｎ型基板１とドレイン４、あるいはｐ型ウエ
ル２とドレイン５の間のパンチスルー耐圧を上げ
るため、分離酸化膜３の幅６は充分大きくする必
要があつた。しかし、この大面積の素子分離領域
は集積回路の高密度化に対し大きな障害であるこ
とは前述の通りである。そこで、ウエルの電気的
分離を小さな面積で行なうために第２図のように
ウエル２の周辺に絶縁分離膜７をウエルより深く
形成する方法が考案されている。しかし、従来の
形成方法では以下に述べる欠点が生じ良好な分離
膜を形成するのは困難であつた。第１の従来例
は、第３図に示す如く、反応性イオンエツチング
（RIE）により垂直な溝８を形成したあと、CVD
（Chemical Vapor Deposition）法によりSiO2膜
９を堆積し、溝以外に堆積した膜をエツチバツク
法などにより除去して所望の分離膜１０を形成す
るものであるが、図に示す如き幅が狭くかつ深い
溝を前記方法で埋める際、溝の中央部付近に第３
図ｃに示す空洞１１が生じやすく実用に供するこ
とはできなかつた。第２の従来例は、第４図に示
す如くｎ型基板全面にｐ型不純物を拡散し、ウエ
ル以外の領域１２を前記RIEなどの手段によりエ
ツチングして凹部を形成し、次にCVD法により
SiO2１３を堆積させ、RIEにより該SiO2をエツチ
ングすれば、前記凹部の側面にはエツチングで
SiO2が一部取り残され、更に、エピタキシヤル
成長法により前記凹部をｎ型の領域で埋めれば所
望の素子分離が行なえるというものである。しか
し、第２の方法は分離に使用されるSiO2膜の断
面形状が、第４図に示す如く、矩形にはならずに
基板表面に近い程幅が狭く、最悪の場合には、エ
ツチング後第５図の如く表面付近の膜がなくな
り、その結果素子分離能が得られないという欠点
を有していた。更に、第１および第２の方法の他
の欠点は、分離絶縁膜にCVD法によるSiO2を用
いているため、熱酸化のSiO2膜に較べ信頼性の
点で劣つている点である。
離領域の占める面積は小さい方が好ましい。特に
従来の相補型MOS（以下CMOS）においてはウエ
ルをはさむｐ型とｎ型のトランジスタの分離領域
に大きな面積を要し、高密度化の大きな障害とな
つていた。第１図は従来のｐウエル型CMOSの
断面を示しており、ｎ型基板１に形成された深さ
４〜6μｍのｐ型ウエル２と、部分的酸化法
（Local Oxidation of Silicon法）によつて形成
された熱酸化膜３と、該熱酸化膜により電気的に
分離せられるｐ型トランジスタのドレイン４とｎ
型トランジスタのドレイン５を表わしている。ま
た、ｎ型基板１とドレイン４、あるいはｐ型ウエ
ル２とドレイン５の間のパンチスルー耐圧を上げ
るため、分離酸化膜３の幅６は充分大きくする必
要があつた。しかし、この大面積の素子分離領域
は集積回路の高密度化に対し大きな障害であるこ
とは前述の通りである。そこで、ウエルの電気的
分離を小さな面積で行なうために第２図のように
ウエル２の周辺に絶縁分離膜７をウエルより深く
形成する方法が考案されている。しかし、従来の
形成方法では以下に述べる欠点が生じ良好な分離
膜を形成するのは困難であつた。第１の従来例
は、第３図に示す如く、反応性イオンエツチング
（RIE）により垂直な溝８を形成したあと、CVD
（Chemical Vapor Deposition）法によりSiO2膜
９を堆積し、溝以外に堆積した膜をエツチバツク
法などにより除去して所望の分離膜１０を形成す
るものであるが、図に示す如き幅が狭くかつ深い
溝を前記方法で埋める際、溝の中央部付近に第３
図ｃに示す空洞１１が生じやすく実用に供するこ
とはできなかつた。第２の従来例は、第４図に示
す如くｎ型基板全面にｐ型不純物を拡散し、ウエ
ル以外の領域１２を前記RIEなどの手段によりエ
ツチングして凹部を形成し、次にCVD法により
SiO2１３を堆積させ、RIEにより該SiO2をエツチ
ングすれば、前記凹部の側面にはエツチングで
SiO2が一部取り残され、更に、エピタキシヤル
成長法により前記凹部をｎ型の領域で埋めれば所
望の素子分離が行なえるというものである。しか
し、第２の方法は分離に使用されるSiO2膜の断
面形状が、第４図に示す如く、矩形にはならずに
基板表面に近い程幅が狭く、最悪の場合には、エ
ツチング後第５図の如く表面付近の膜がなくな
り、その結果素子分離能が得られないという欠点
を有していた。更に、第１および第２の方法の他
の欠点は、分離絶縁膜にCVD法によるSiO2を用
いているため、熱酸化のSiO2膜に較べ信頼性の
点で劣つている点である。
本発明の目的は、前述した素子分離法の欠点を
改め、小面積で断面形状がすぐれ、かつ信頼性の
高い素子分離法を提供することにある。
改め、小面積で断面形状がすぐれ、かつ信頼性の
高い素子分離法を提供することにある。
本発明の骨子は、プラズマCVD Si3N4膜ある
いはプラズマCVD SiO2膜の特異なエツチング特
性等を利用し、断面形状が矩形の素子分離膜を熱
酸化のSiO2で形成することにある。以下、実施
例にて詳述する。
いはプラズマCVD SiO2膜の特異なエツチング特
性等を利用し、断面形状が矩形の素子分離膜を熱
酸化のSiO2で形成することにある。以下、実施
例にて詳述する。
実施例 １
第６図ａ〜ｆにて説明する。
ｎ型基板に、周知の熱拡散技術によりリンを拡
散し、深さ5μｍのｐ型領域１４を形成し、表面
に薄いSiO2膜を形成した後ウエルに相当する個
所をレジスト１５でマスクし、基板をエツチング
した。更に、レジストを除去してプラズマCVD
によるSi3N4膜１６を堆積し、次に加熱リン酸に
てSi3N4膜をエツチングすると、側壁部１７では
エツチング速度が極めて速く、結局凹部側面の
Si3N4膜はすべて除去され、上面及び下面部のみ
残存した。
散し、深さ5μｍのｐ型領域１４を形成し、表面
に薄いSiO2膜を形成した後ウエルに相当する個
所をレジスト１５でマスクし、基板をエツチング
した。更に、レジストを除去してプラズマCVD
によるSi3N4膜１６を堆積し、次に加熱リン酸に
てSi3N4膜をエツチングすると、側壁部１７では
エツチング速度が極めて速く、結局凹部側面の
Si3N4膜はすべて除去され、上面及び下面部のみ
残存した。
次に、基板のSiが露出した側面に1000℃の水素
撚焼酸化にて厚さ1μｍのSiO2膜１８を形成した。
更にSi3N4膜をリン酸にて除去し、エピタキシヤ
ル成長法にてｎ型Siを成長させると、凹部の殆ん
どは単結晶で埋まり、上面部には多結晶Siが成長
した。上面部の多結晶Siを周知のエツチバツク法
により削り全体を平坦にした後、表面のSiO2膜
を除去すれば矩形の断面形状をした熱酸化膜によ
る所望の素子分離膜を形成できた。
撚焼酸化にて厚さ1μｍのSiO2膜１８を形成した。
更にSi3N4膜をリン酸にて除去し、エピタキシヤ
ル成長法にてｎ型Siを成長させると、凹部の殆ん
どは単結晶で埋まり、上面部には多結晶Siが成長
した。上面部の多結晶Siを周知のエツチバツク法
により削り全体を平坦にした後、表面のSiO2膜
を除去すれば矩形の断面形状をした熱酸化膜によ
る所望の素子分離膜を形成できた。
実施例 ２
第７図ａ〜ｄにて説明する。
実施例１と同様に、ウエル部以外をエツチング
して凹部を形成したあとプラズマCVD SiO2膜１
９を堆積した。次にフツ化アンモニアにてエツチ
ングすると、側壁部２０でのエツチング速度が他
の部分より速いため、結果的に上面及び下面のみ
SiO2膜が残存した。次に、1000℃の水素撚焼酸
化にて厚さ2μｍのSiO2膜２１を形成し、フツ化
アンモニアにてSiO2をエツチングするとプラズ
マCVD SiO2は、熱酸化によるSiO2よりエツチン
グ速度が大きいため、側面の熱酸化によるSiO2
膜のみ残存し、更に、実施例１と同様の方法にて
凹部をｎ型領域で埋めた。
して凹部を形成したあとプラズマCVD SiO2膜１
９を堆積した。次にフツ化アンモニアにてエツチ
ングすると、側壁部２０でのエツチング速度が他
の部分より速いため、結果的に上面及び下面のみ
SiO2膜が残存した。次に、1000℃の水素撚焼酸
化にて厚さ2μｍのSiO2膜２１を形成し、フツ化
アンモニアにてSiO2をエツチングするとプラズ
マCVD SiO2は、熱酸化によるSiO2よりエツチン
グ速度が大きいため、側面の熱酸化によるSiO2
膜のみ残存し、更に、実施例１と同様の方法にて
凹部をｎ型領域で埋めた。
実施例 ３
実施例１と同様の手段にて第６図ａおよびｂの
工程を経たのち、同図ｃの工程の代わりに、
Si3N4のイオンプレーテイングにより同図ｄの如
き、上面部と下面部へのSi3N4堆積を行なつた。
即ち、イオンプレーテイングされたSi3N4が方向
性をもつため側面部のみはSi3N4の堆積から免れ
た。次に同図ｅ，ｆの工程を経て所望の素子分離
を行なつた。
工程を経たのち、同図ｃの工程の代わりに、
Si3N4のイオンプレーテイングにより同図ｄの如
き、上面部と下面部へのSi3N4堆積を行なつた。
即ち、イオンプレーテイングされたSi3N4が方向
性をもつため側面部のみはSi3N4の堆積から免れ
た。次に同図ｅ，ｆの工程を経て所望の素子分離
を行なつた。
以上、実施例にて本発明を説明したが、本発明
の要点は、プラズマCVD Si3N4膜あるいはプラ
ズマCVD SiO2膜イオンプレーテイング膜をマス
クとして側面に熱酸化膜を成長させることにあ
り、実施例で述べたｐ型領域の深さあるいは素子
分離膜の厚さは本発明の主旨を逸脱しない限りに
おいて変更可能である。また、エピタキシヤル成
長法により凹部を埋めるとき素子分離膜の近傍は
多結晶Siが成長する可能性があるが（第８図）こ
の多結晶Si領域を素子領域に使用したければ、周
知のレーザーアニールあるいは電子線アニールに
より単結晶化すればよい。更に、実施例では
CMOSに適用した例を示したが、本発明を単一
チヤネル型トランジスタの素子分離に使うことも
可能である。即ち、第８図において、最初のｐ型
不純物の拡散を省略すればよい。
の要点は、プラズマCVD Si3N4膜あるいはプラ
ズマCVD SiO2膜イオンプレーテイング膜をマス
クとして側面に熱酸化膜を成長させることにあ
り、実施例で述べたｐ型領域の深さあるいは素子
分離膜の厚さは本発明の主旨を逸脱しない限りに
おいて変更可能である。また、エピタキシヤル成
長法により凹部を埋めるとき素子分離膜の近傍は
多結晶Siが成長する可能性があるが（第８図）こ
の多結晶Si領域を素子領域に使用したければ、周
知のレーザーアニールあるいは電子線アニールに
より単結晶化すればよい。更に、実施例では
CMOSに適用した例を示したが、本発明を単一
チヤネル型トランジスタの素子分離に使うことも
可能である。即ち、第８図において、最初のｐ型
不純物の拡散を省略すればよい。
以上述べた如く、本発明により最小の面積にて
分離能力の高い素子分離を行なうことができる。
分離能力の高い素子分離を行なうことができる。
第１図、第２図、第３図ａ〜ｃ、第４図ａ〜ｅ
及び第５図は従来例を説明する断面図、第６図ａ
〜ｆ、第７図ａ〜ｄ及び第８図は本発明の実施例
を説明する断面図である。 図において、１……ｎ型基板、２……ｐウエ
ル、３……SiO2膜、４……ｎ型拡散層、５……
ｐ型拡散層、６……素子分離領域の幅、７……絶
縁分離膜、８……溝、９……CVD SiO2、１０…
…素子分離膜、１１……空洞、１２……エツチン
グされたウエル外部、１３……CVD SiO2、１
３′……レジスト、１４……ｐ型拡散領域、１５
……ウエル領域のレジストパターン、１６……プ
ラズマCVD Si3N4、１７……コーナー部、１８，
１８′……熱酸化によるSiO2膜、１９……プラズ
マCVD SiO2、２０……コーナー部、２１……熱
酸化によるSiO2膜、２２……多結晶シリコン。
及び第５図は従来例を説明する断面図、第６図ａ
〜ｆ、第７図ａ〜ｄ及び第８図は本発明の実施例
を説明する断面図である。 図において、１……ｎ型基板、２……ｐウエ
ル、３……SiO2膜、４……ｎ型拡散層、５……
ｐ型拡散層、６……素子分離領域の幅、７……絶
縁分離膜、８……溝、９……CVD SiO2、１０…
…素子分離膜、１１……空洞、１２……エツチン
グされたウエル外部、１３……CVD SiO2、１
３′……レジスト、１４……ｐ型拡散領域、１５
……ウエル領域のレジストパターン、１６……プ
ラズマCVD Si3N4、１７……コーナー部、１８，
１８′……熱酸化によるSiO2膜、１９……プラズ
マCVD SiO2、２０……コーナー部、２１……熱
酸化によるSiO2膜、２２……多結晶シリコン。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板表面を食刻して段差部を形成する
工程と、上記段差部の上面および底面にのみ被膜
を形成する工程と、上記被膜をマスクとして上記
段差部の側面に絶縁性物質を形成する工程と、上
記絶縁性物質を形成した後、上記被膜を除去する
工程と、エピタキシヤル法により上記段差部底面
から半導体を成長させる工程を含むことを特徴と
する半導体装置の製造方法。 ２ 被膜は、プラズマCVD法によつて堆積した
膜を段差部の側面のみ選択的に食刻したものであ
ることを特徴とする前記特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ 絶縁性物質は、被膜を形成した後、熱処理ま
たは気体化学反応により形成したものであること
を特徴とする前記特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080005A JPS58197839A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080005A JPS58197839A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197839A JPS58197839A (ja) | 1983-11-17 |
| JPH0348657B2 true JPH0348657B2 (ja) | 1991-07-25 |
Family
ID=13706210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080005A Granted JPS58197839A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197839A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810757B2 (ja) * | 1987-05-25 | 1996-01-31 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| US9685524B2 (en) | 2005-03-11 | 2017-06-20 | Vishay-Siliconix | Narrow semiconductor trench structure |
| TWI489557B (zh) | 2005-12-22 | 2015-06-21 | Vishay Siliconix | 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體 |
| US8409954B2 (en) | 2006-03-21 | 2013-04-02 | Vishay-Silconix | Ultra-low drain-source resistance power MOSFET |
| US9412883B2 (en) | 2011-11-22 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for MOS capacitors in replacement gate process |
-
1982
- 1982-05-14 JP JP57080005A patent/JPS58197839A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58197839A (ja) | 1983-11-17 |
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