JPH09162192A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH09162192A JPH09162192A JP7344360A JP34436095A JPH09162192A JP H09162192 A JPH09162192 A JP H09162192A JP 7344360 A JP7344360 A JP 7344360A JP 34436095 A JP34436095 A JP 34436095A JP H09162192 A JPH09162192 A JP H09162192A
- Authority
- JP
- Japan
- Prior art keywords
- base
- collector
- region
- opening
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 32
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000605 extraction Methods 0.000 claims description 38
- 239000010410 layer Substances 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 239000011229 interlayer Substances 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 17
- 238000000206 photolithography Methods 0.000 abstract description 13
- 238000005468 ion implantation Methods 0.000 abstract description 9
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000008021 deposition Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 11
- 238000010438 heat treatment Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】 自己整合法を用いたトランジスタの製法にお
いて、フォトリソグラフィ工程数を少なく済ますとがで
きるようにする。 【構成】 ｐ型Ｓｉ基板１４上にｎ型埋込層２を形成
し、ｎ型エピタキシャル層１を形成する。選択的にｎ型
不純物を導入してコレクタ引き出し領域６を形成する。
部分的に薄くなされた酸化シリコン膜４を形成し、ｐ型
多結晶シリコン膜を形成し、パターンニングしてベース
引き出し電極５ａを形成する〔（ａ）図〕。窒化シリコ
ン膜７を堆積し、ベース開口Ｂとコレクタ開口Ｃを形成
する〔（ｂ）図〕。酸化シリコン膜４をエッチングして
ベース引き出し電極５ａの端部下に空洞を形成し該空洞
を多結晶シリコン膜８で埋める。イオン注入によりベー
ス領域１１を形成する。ｎ型多結晶シリコン膜を形成
し、パターンニングしてエミッタ引き出し電極１０ａと
コレクタ引き出し電極１０ｂを形成する〔（ｃ）図〕。
いて、フォトリソグラフィ工程数を少なく済ますとがで
きるようにする。 【構成】 ｐ型Ｓｉ基板１４上にｎ型埋込層２を形成
し、ｎ型エピタキシャル層１を形成する。選択的にｎ型
不純物を導入してコレクタ引き出し領域６を形成する。
部分的に薄くなされた酸化シリコン膜４を形成し、ｐ型
多結晶シリコン膜を形成し、パターンニングしてベース
引き出し電極５ａを形成する〔（ａ）図〕。窒化シリコ
ン膜７を堆積し、ベース開口Ｂとコレクタ開口Ｃを形成
する〔（ｂ）図〕。酸化シリコン膜４をエッチングして
ベース引き出し電極５ａの端部下に空洞を形成し該空洞
を多結晶シリコン膜８で埋める。イオン注入によりベー
ス領域１１を形成する。ｎ型多結晶シリコン膜を形成
し、パターンニングしてエミッタ引き出し電極１０ａと
コレクタ引き出し電極１０ｂを形成する〔（ｃ）図〕。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に自己整合法を用いて作製される
バイポーラトランジスタとその形成方法に関するもので
ある。
の製造方法に関し、特に自己整合法を用いて作製される
バイポーラトランジスタとその形成方法に関するもので
ある。
【０００２】
【従来の技術】近年、ＬＳＩの高性能化にともないバイ
ポーラトランジスタにもより一層の高性能化が要求され
るようになってきている。バイポーラトランジスタにお
いては特にその中でも高速化の要求が強いが、この要求
を実現するためには寄生容量や寄生抵抗を低減すること
が重要である。これらを低減するための技術としてさま
ざまな自己整合技術が提案され、実用化されているが、
この自己整合技術の導入により、製造方法が複雑化しま
た工程数も増加している。
ポーラトランジスタにもより一層の高性能化が要求され
るようになってきている。バイポーラトランジスタにお
いては特にその中でも高速化の要求が強いが、この要求
を実現するためには寄生容量や寄生抵抗を低減すること
が重要である。これらを低減するための技術としてさま
ざまな自己整合技術が提案され、実用化されているが、
この自己整合技術の導入により、製造方法が複雑化しま
た工程数も増加している。
【０００３】従来の自己整合型バイポーラトランジスタ
の製造方法を図４および図５を参照して説明する。ま
ず、ｐ型半導体基板１４の所定の位置にｎ型埋込領域２
を形成し、全面にｎ型エピタキシャル層１を成長させた
後、トレンチ型の素子分離領域３を形成する〔図４
（ａ）〕。次に、全面に酸化シリコン膜４を形成しフォ
トリソグラフィ技術を使用しベースおよびエミッタ形成
領域を開口した後、開口個所に薄く酸化シリコン膜を形
成する。次に、フォトリソグラフィ技術を使用しコレク
タ電極形成部を開口する〔図４（ｂ）〕。
の製造方法を図４および図５を参照して説明する。ま
ず、ｐ型半導体基板１４の所定の位置にｎ型埋込領域２
を形成し、全面にｎ型エピタキシャル層１を成長させた
後、トレンチ型の素子分離領域３を形成する〔図４
（ａ）〕。次に、全面に酸化シリコン膜４を形成しフォ
トリソグラフィ技術を使用しベースおよびエミッタ形成
領域を開口した後、開口個所に薄く酸化シリコン膜を形
成する。次に、フォトリソグラフィ技術を使用しコレク
タ電極形成部を開口する〔図４（ｂ）〕。
【０００４】次に、ＣＶＤ法により全面に多結晶シリコ
ン膜５を堆積し、ベース形成部付近にｐ型不純物である
ボロンを、またコレクタ電極形成部付近にはｎ型不純物
であるリンをそれぞれフォトリソグラフィ技術を使用し
選択的にイオン注入する〔図４（ｃ）〕。次に、再度フ
ォトリソグラフィ技術とエッチング技術を使用して多結
晶シリコン膜５をベース・エミッタ形成領域上およびコ
レクタ電極形成領域に残存させた後、熱処理を施してコ
レクタ電極部の多結晶シリコン層からｎ型埋込層２に到
達するまでリンを拡散させ、コレクタ引き出し領域６を
形成する〔図５（ｄ）〕。
ン膜５を堆積し、ベース形成部付近にｐ型不純物である
ボロンを、またコレクタ電極形成部付近にはｎ型不純物
であるリンをそれぞれフォトリソグラフィ技術を使用し
選択的にイオン注入する〔図４（ｃ）〕。次に、再度フ
ォトリソグラフィ技術とエッチング技術を使用して多結
晶シリコン膜５をベース・エミッタ形成領域上およびコ
レクタ電極形成領域に残存させた後、熱処理を施してコ
レクタ電極部の多結晶シリコン層からｎ型埋込層２に到
達するまでリンを拡散させ、コレクタ引き出し領域６を
形成する〔図５（ｄ）〕。
【０００５】次に、ＣＶＤ法により全面に窒化シリコン
膜７を堆積した後、ベース形成領域のシリコン酸化膜４
が露出するように開口部を形成する〔図５（ｅ）〕。次
に、希フッ酸により酸化シリコン膜４の露出部および多
結晶シリコン膜５の端部下をエッチング除去しアンダー
カット部を形成する。次に、アンダーカット部を埋め込
むように多結晶シリコン膜８をＣＶＤ法で堆積した後、
エッチングしてアンダーカット部に多結晶シリコン膜８
を残存させる。
膜７を堆積した後、ベース形成領域のシリコン酸化膜４
が露出するように開口部を形成する〔図５（ｅ）〕。次
に、希フッ酸により酸化シリコン膜４の露出部および多
結晶シリコン膜５の端部下をエッチング除去しアンダー
カット部を形成する。次に、アンダーカット部を埋め込
むように多結晶シリコン膜８をＣＶＤ法で堆積した後、
エッチングしてアンダーカット部に多結晶シリコン膜８
を残存させる。
【０００６】次に、開口部にボロンをイオン注入し、さ
らに熱処理を施してベース領域１１を形成した後、絶縁
膜９を堆積し異方性エッチングにより開口部側壁以外の
絶縁膜９を除去する。次に、ｎ型多結晶シリコン膜１０
を堆積しパターニングした後、熱処理を施しｎ型多結晶
シリコン中の不純物をベース領域１１内に拡散させエミ
ッタ領域１３を形成する。また外部ベース領域１２は、
多結晶シリコン膜８を形成した後にかかる熱処理（主に
ベース領域１１を形成するイオン注入後の熱処理）によ
り、多結晶シリコン膜５中のｐ型不純物が多結晶シリコ
ン膜８を通してｎ型エピタキシャル層１内に拡散される
ことによって形成される。
らに熱処理を施してベース領域１１を形成した後、絶縁
膜９を堆積し異方性エッチングにより開口部側壁以外の
絶縁膜９を除去する。次に、ｎ型多結晶シリコン膜１０
を堆積しパターニングした後、熱処理を施しｎ型多結晶
シリコン中の不純物をベース領域１１内に拡散させエミ
ッタ領域１３を形成する。また外部ベース領域１２は、
多結晶シリコン膜８を形成した後にかかる熱処理（主に
ベース領域１１を形成するイオン注入後の熱処理）によ
り、多結晶シリコン膜５中のｐ型不純物が多結晶シリコ
ン膜８を通してｎ型エピタキシャル層１内に拡散される
ことによって形成される。
【０００７】この従来技術では、トランジスタを形成す
るには素子分離領域３を形成した後に、 酸化シリコン膜４のベース・エミッタ形成領域の開
孔、 酸化シリコン膜４のコレクタ電極形成領域の開孔、 多結晶シリコン膜５のベース引き出し電極形成部分
へのｐ型不純物のイオン注入、 多結晶シリコン膜５のコレクタ引き出し電極形成部
分へのｎ型不純物のイオン注入、 多結晶シリコン膜５のパターニング、 窒化シリコン膜７および多結晶シリコン膜５に対す
るベース開口の形成、 多結晶シリコン膜１０のパターニング、 の７回のフォトリソグラフィ工程が必要となる。
るには素子分離領域３を形成した後に、 酸化シリコン膜４のベース・エミッタ形成領域の開
孔、 酸化シリコン膜４のコレクタ電極形成領域の開孔、 多結晶シリコン膜５のベース引き出し電極形成部分
へのｐ型不純物のイオン注入、 多結晶シリコン膜５のコレクタ引き出し電極形成部
分へのｎ型不純物のイオン注入、 多結晶シリコン膜５のパターニング、 窒化シリコン膜７および多結晶シリコン膜５に対す
るベース開口の形成、 多結晶シリコン膜１０のパターニング、 の７回のフォトリソグラフィ工程が必要となる。
【０００８】
【発明が解決しようとする課題】上述した従来の自己整
合法によるバイポーラトランジスタの製造方法では、多
くのフォトリソグラフィ工程が必要となるため、製造工
程数が増え製造工期の長期化していた。さらに、製造工
程数の増加にともなう歩留りの低下と生産コスト増大が
問題となっていた。したがって、本発明の目的とすると
ころは、自己整合法を用いたことによるトランジスタの
高性能化の特長を犠牲にすることなく、フォトリソグラ
フィ工程を削減しうるようにして、これにより工程数の
低減と歩留りの向上を図ろうとするものである。
合法によるバイポーラトランジスタの製造方法では、多
くのフォトリソグラフィ工程が必要となるため、製造工
程数が増え製造工期の長期化していた。さらに、製造工
程数の増加にともなう歩留りの低下と生産コスト増大が
問題となっていた。したがって、本発明の目的とすると
ころは、自己整合法を用いたことによるトランジスタの
高性能化の特長を犠牲にすることなく、フォトリソグラ
フィ工程を削減しうるようにして、これにより工程数の
低減と歩留りの向上を図ろうとするものである。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による半導体装置の製造方法は、ベース領域
およびエミッタ領域がベース開口に自己整合されて形成
されて形成されるものにおいて、 コレクタ引き出し領域をフォトリソグラフィ技術と
イオン注入によって形成する、 コレクタ引き出し電極をエミッタ引き出し電極と同
時に形成する、 ことを骨子とするものである。
めの本発明による半導体装置の製造方法は、ベース領域
およびエミッタ領域がベース開口に自己整合されて形成
されて形成されるものにおいて、 コレクタ引き出し領域をフォトリソグラフィ技術と
イオン注入によって形成する、 コレクタ引き出し電極をエミッタ引き出し電極と同
時に形成する、 ことを骨子とするものである。
【００１０】
【発明の実施の形態】本発明による半導体装置は、半導
体基板（１４）上に部分的に第１導電型の埋込層（２）
が形成され、該埋込層上に形成された第１導電型半導体
層（１）内に第２導電型のベース領域（１１）と前記埋
込層に到達するコレクタ引き出し領域（６）が形成さ
れ、前記第１導電型半導体層上には第１のコレクタ開口
（Ｃ）と第１のベース開口（Ｂ）とが開設された層間絶
縁膜（７）が形成され、前記層間絶縁膜下の前記第１の
ベース開口の外側部分に第１のベース開口と同一サイズ
の第２のベース開口（Ｂ）が開設された、前記ベース領
域の外側部分（１２）と接するベース引き出し電極（５
ａ、８）が形成され、前記第１および第２のベース開口
の内壁部分には絶縁膜からなる第１のサイドウォール
（９）が形成され、該第１のサイドウォールの内側部分
には前記ベース領域の表面領域内に形成された第１導電
型のエミッタ領域（１３）と接するエミッタ引き出し電
極（１０ａ）が形成されているものであって、前記コレ
クタ開口の内側部分には前記第１のサイドウォールと同
時に形成された第２のサイドウォール（９）が形成さ
れ、該第２のサイドウォールの内側部分には、前記エミ
ッタ引き出し電極と同時に形成された、前記コレクタ引
き出し領域に接するコレクタ引き出し電極（１０ｂ）が
形成されていることを特徴としている。
体基板（１４）上に部分的に第１導電型の埋込層（２）
が形成され、該埋込層上に形成された第１導電型半導体
層（１）内に第２導電型のベース領域（１１）と前記埋
込層に到達するコレクタ引き出し領域（６）が形成さ
れ、前記第１導電型半導体層上には第１のコレクタ開口
（Ｃ）と第１のベース開口（Ｂ）とが開設された層間絶
縁膜（７）が形成され、前記層間絶縁膜下の前記第１の
ベース開口の外側部分に第１のベース開口と同一サイズ
の第２のベース開口（Ｂ）が開設された、前記ベース領
域の外側部分（１２）と接するベース引き出し電極（５
ａ、８）が形成され、前記第１および第２のベース開口
の内壁部分には絶縁膜からなる第１のサイドウォール
（９）が形成され、該第１のサイドウォールの内側部分
には前記ベース領域の表面領域内に形成された第１導電
型のエミッタ領域（１３）と接するエミッタ引き出し電
極（１０ａ）が形成されているものであって、前記コレ
クタ開口の内側部分には前記第１のサイドウォールと同
時に形成された第２のサイドウォール（９）が形成さ
れ、該第２のサイドウォールの内側部分には、前記エミ
ッタ引き出し電極と同時に形成された、前記コレクタ引
き出し領域に接するコレクタ引き出し電極（１０ｂ）が
形成されていることを特徴としている。
【００１１】また、本発明による半導体装置の製造方法
は、 部分的に第１導電型の埋込層が形成された半導体基
板上に第１導電型のエピタキシャル層を形成し、選択的
に第１導電型不純物を導入して前記埋込層に到達するコ
レクタ引き出し領域を形成する工程と、 前記エピタキシャル層上に、ベース引き出し電極お
よびコレクタ引き出し電極形成個所が部分的に薄くなさ
れた絶縁膜を形成する工程と、 第２導電型不純物がドープされた多結晶シリコン膜
を堆積し、これをパターニングしてベース引き出し電極
を形成する工程と、 全面に層間絶縁膜を堆積し、該層間絶縁膜および前
記ベース引き出し電極をパターニングして、ベース領域
形成個所にベース開口を、前記コレクタ引き出し領域上
にコレクタ開口を開設する工程と、 前記ベース引き出し電極下の、前記絶縁膜の薄い部
分をサイドエッチし、これにより形成された空洞部分を
多結晶シリコンにより埋め込む工程と、 前記ベース開口を介して第２導電型不純物を導入し
てベース領域を形成する工程と、 前記ベース開口および前記コレクタ開口の内壁に絶
縁膜からなるサイドウォールを形成する工程と、 第２導電型不純物がドープされた多結晶シリコン膜
を形成し、これをパターニングしてエミッタ引き出し電
極およびコレクタ引き出し電極を形成する工程と、 を有し、この順若しくは第の工程と第の工程とを逆
の順序で行うことを特徴とするものである。
は、 部分的に第１導電型の埋込層が形成された半導体基
板上に第１導電型のエピタキシャル層を形成し、選択的
に第１導電型不純物を導入して前記埋込層に到達するコ
レクタ引き出し領域を形成する工程と、 前記エピタキシャル層上に、ベース引き出し電極お
よびコレクタ引き出し電極形成個所が部分的に薄くなさ
れた絶縁膜を形成する工程と、 第２導電型不純物がドープされた多結晶シリコン膜
を堆積し、これをパターニングしてベース引き出し電極
を形成する工程と、 全面に層間絶縁膜を堆積し、該層間絶縁膜および前
記ベース引き出し電極をパターニングして、ベース領域
形成個所にベース開口を、前記コレクタ引き出し領域上
にコレクタ開口を開設する工程と、 前記ベース引き出し電極下の、前記絶縁膜の薄い部
分をサイドエッチし、これにより形成された空洞部分を
多結晶シリコンにより埋め込む工程と、 前記ベース開口を介して第２導電型不純物を導入し
てベース領域を形成する工程と、 前記ベース開口および前記コレクタ開口の内壁に絶
縁膜からなるサイドウォールを形成する工程と、 第２導電型不純物がドープされた多結晶シリコン膜
を形成し、これをパターニングしてエミッタ引き出し電
極およびコレクタ引き出し電極を形成する工程と、 を有し、この順若しくは第の工程と第の工程とを逆
の順序で行うことを特徴とするものである。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）〜（ｃ）および図２（ｄ）
〜（ｆ）は、本発明の第１の実施例を示す工程順断面図
である。まず、従来技術と同様にｐ型半導体基板１４の
所定の位置にｎ型埋込層２を形成し、全面にｎ型エピタ
キシャル層１を成長させた後、トレンチ型の素子分離領
域３を形成し、さらにフォトリソグラフィ技術を使用し
（第１ＰＲ）、選択的にリンを例えばエネルギー７０ｋ
ｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入し
てコレクタ引き出し領域６を形成する〔図１（ａ）〕。
て説明する。 ［第１の実施例］図１（ａ）〜（ｃ）および図２（ｄ）
〜（ｆ）は、本発明の第１の実施例を示す工程順断面図
である。まず、従来技術と同様にｐ型半導体基板１４の
所定の位置にｎ型埋込層２を形成し、全面にｎ型エピタ
キシャル層１を成長させた後、トレンチ型の素子分離領
域３を形成し、さらにフォトリソグラフィ技術を使用し
（第１ＰＲ）、選択的にリンを例えばエネルギー７０ｋ
ｅＶ、ドーズ量５×１０15ｃｍ-2の条件でイオン注入し
てコレクタ引き出し領域６を形成する〔図１（ａ）〕。
【００１３】次に、熱酸化法またはＣＶＤ法により全面
に酸化シリコン膜４を形成し、ベースとエミッタ形成領
域およびコレクタ引き出し電極形成領域を開口し（第２
ＰＲ）、熱酸化して薄い酸化シリコン膜を形成する〔図
１（ｂ）〕。次に、全面に多結晶シリコン膜５をＣＶＤ
法により堆積し、全面にボロンをイオン注入する〔図１
（ｃ）〕。次に、再度フォトリソグラフィ技術（第３Ｐ
Ｒ）とエッチング技術を使用して多結晶シリコン膜５を
パターンニングして、ベース引き出し電極５ａとダミー
電極５ｂを形成する〔図２（ｄ）〕。次に、全面に窒化
シリコン膜７をＣＶＤ法により堆積した後、ベース形成
領域およびコレクタ電極形成領域の窒化シリコン膜７お
よび多結晶シリコン膜（５ａ、５ｂ）を順次エッチング
除去して酸化シリコン膜４の表面を露出させるコレクタ
開口Ｃおよびベース開口Ｂを形成する〔図２（ｅ）〕
（第４ＰＲ）。
に酸化シリコン膜４を形成し、ベースとエミッタ形成領
域およびコレクタ引き出し電極形成領域を開口し（第２
ＰＲ）、熱酸化して薄い酸化シリコン膜を形成する〔図
１（ｂ）〕。次に、全面に多結晶シリコン膜５をＣＶＤ
法により堆積し、全面にボロンをイオン注入する〔図１
（ｃ）〕。次に、再度フォトリソグラフィ技術（第３Ｐ
Ｒ）とエッチング技術を使用して多結晶シリコン膜５を
パターンニングして、ベース引き出し電極５ａとダミー
電極５ｂを形成する〔図２（ｄ）〕。次に、全面に窒化
シリコン膜７をＣＶＤ法により堆積した後、ベース形成
領域およびコレクタ電極形成領域の窒化シリコン膜７お
よび多結晶シリコン膜（５ａ、５ｂ）を順次エッチング
除去して酸化シリコン膜４の表面を露出させるコレクタ
開口Ｃおよびベース開口Ｂを形成する〔図２（ｅ）〕
（第４ＰＲ）。
【００１４】次に、希フッ酸により酸化シリコン膜４の
露出部および多結晶シリコン膜（５ａ、５ｂ）の端部下
をエッチング除去しアンダーカット部を形成する。次
に、アンダーカット部を埋め込むように多結晶シリコン
膜８をＣＶＤ法により堆積した後、エッチングしてアン
ダーカット部に多結晶シリコン膜８を残存させる。次
に、ベース開口Ｂ、コレクタ開口Ｃを介してボロンをエ
ネルギー１０ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件
でイオン注入し、さらに熱処理を施してベース領域１１
を形成する。
露出部および多結晶シリコン膜（５ａ、５ｂ）の端部下
をエッチング除去しアンダーカット部を形成する。次
に、アンダーカット部を埋め込むように多結晶シリコン
膜８をＣＶＤ法により堆積した後、エッチングしてアン
ダーカット部に多結晶シリコン膜８を残存させる。次
に、ベース開口Ｂ、コレクタ開口Ｃを介してボロンをエ
ネルギー１０ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件
でイオン注入し、さらに熱処理を施してベース領域１１
を形成する。
【００１５】このときリンがイオン注入されているコレ
クタ引き出し領域はリン濃度が高いためボロンがイオン
注入されてもｐ型に反転することはない。次に、絶縁膜
９を堆積し異方性エッチングにより開口部側壁以外の絶
縁膜９を除去する。次いで、ｎ型多結晶シリコン膜を形
成しパターニングしてエミッタ引き出し電極１０ａ、コ
レクタ引き出し電極１０ｂを形成した後（第５ＰＲ）、
熱処理を施してｎ型多結晶シリコン（１０ａ）中の不純
物をベース領域１１内に拡散させエミッタ領域１３を形
成する。
クタ引き出し領域はリン濃度が高いためボロンがイオン
注入されてもｐ型に反転することはない。次に、絶縁膜
９を堆積し異方性エッチングにより開口部側壁以外の絶
縁膜９を除去する。次いで、ｎ型多結晶シリコン膜を形
成しパターニングしてエミッタ引き出し電極１０ａ、コ
レクタ引き出し電極１０ｂを形成した後（第５ＰＲ）、
熱処理を施してｎ型多結晶シリコン（１０ａ）中の不純
物をベース領域１１内に拡散させエミッタ領域１３を形
成する。
【００１６】多結晶シリコン膜８を形成した後に行われ
る熱処理（主にベース領域１１を形成するイオン注入後
の熱処理）により、多結晶シリコン膜（５ａ）中のｐ型
不純物が多結晶シリコン膜８を通してｎ型エピタキシャ
ル層１内に拡散され、図２（ｆ）に示されるように、外
部ベース領域１２が形成される。ここで、コレクタ引き
出し領域６ではボロン濃度に比べリンの濃度の方が高く
設定されておりｐ型に反転することはない。上記の説明
において、フォトリソグラフィ工程については、括弧内
にその順番とともに「ＰＲ」と記載してあるが、上記の
説明から明らかなように、トランジスタを形成するため
に素子分離領域形成後に必要なフォトリソグラフィ工程
は５回であり、従来例の場合に比較して２回少なくなっ
ている。
る熱処理（主にベース領域１１を形成するイオン注入後
の熱処理）により、多結晶シリコン膜（５ａ）中のｐ型
不純物が多結晶シリコン膜８を通してｎ型エピタキシャ
ル層１内に拡散され、図２（ｆ）に示されるように、外
部ベース領域１２が形成される。ここで、コレクタ引き
出し領域６ではボロン濃度に比べリンの濃度の方が高く
設定されておりｐ型に反転することはない。上記の説明
において、フォトリソグラフィ工程については、括弧内
にその順番とともに「ＰＲ」と記載してあるが、上記の
説明から明らかなように、トランジスタを形成するため
に素子分離領域形成後に必要なフォトリソグラフィ工程
は５回であり、従来例の場合に比較して２回少なくなっ
ている。
【００１７】［第２の実施例］図３（ａ）〜（ｃ）は、
本発明の第２の実施例を示す工程順断面図である。本実
施例においても、図１（ｃ）に示される工程までは第１
の実施例と同様の工程を経由する。第１の実施例の場合
と同様に、全面に多結晶シリコン膜を堆積し全面にボロ
ンをイオン注入した後、フォトリソグラフィ技術（第３
ＰＲ）とエッチング技術により多結晶シリコン膜をパタ
ーンニングしてベース引き出し電極５ａを形成する〔図
３（ａ）〕。次に、全面に窒化シリコン膜７を堆積し、
ベース形成領域およびコレクタ電極形成領域の窒化シリ
コン膜７およびベース引き出し電極５ａを順次エッチン
グ除去して酸化シリコン膜４の表面を露出させるコレク
タ開口Ｃおよびベース開口Ｂを形成する〔図３（ｂ）〕
（第４ＰＲ）。
本発明の第２の実施例を示す工程順断面図である。本実
施例においても、図１（ｃ）に示される工程までは第１
の実施例と同様の工程を経由する。第１の実施例の場合
と同様に、全面に多結晶シリコン膜を堆積し全面にボロ
ンをイオン注入した後、フォトリソグラフィ技術（第３
ＰＲ）とエッチング技術により多結晶シリコン膜をパタ
ーンニングしてベース引き出し電極５ａを形成する〔図
３（ａ）〕。次に、全面に窒化シリコン膜７を堆積し、
ベース形成領域およびコレクタ電極形成領域の窒化シリ
コン膜７およびベース引き出し電極５ａを順次エッチン
グ除去して酸化シリコン膜４の表面を露出させるコレク
タ開口Ｃおよびベース開口Ｂを形成する〔図３（ｂ）〕
（第４ＰＲ）。
【００１８】次に、酸化シリコン膜４の露出部および多
結晶シリコン膜（５ａ）の端部下をエッチング除去して
アンダーカット部を形成し、このアンダーカット部を多
結晶シリコン膜８によって埋め込む。次いで、ベース開
口Ｂ、コレクタ開口Ｃを介してボロンをエネルギー１０
ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件でイオン注入
し、さらに熱処理を施してベース領域１１を形成する。
結晶シリコン膜（５ａ）の端部下をエッチング除去して
アンダーカット部を形成し、このアンダーカット部を多
結晶シリコン膜８によって埋め込む。次いで、ベース開
口Ｂ、コレクタ開口Ｃを介してボロンをエネルギー１０
ｋｅＶ、ドーズ量２×１０13ｃｍ-2の条件でイオン注入
し、さらに熱処理を施してベース領域１１を形成する。
【００１９】次に、絶縁膜９を堆積し異方性エッチング
により開口部側壁以外の絶縁膜９を除去する。次いで、
多結晶シリコン膜を堆積しリンのイオン注入後パターニ
ングしてエミッタ引き出し電極１０ａ、コレクタ引き出
し電極１０ｂを形成し（第５ＰＲ）、熱処理を施してｎ
型多結晶シリコン中の不純物をベース領域１１内に拡散
させエミッタ領域１３を形成する。
により開口部側壁以外の絶縁膜９を除去する。次いで、
多結晶シリコン膜を堆積しリンのイオン注入後パターニ
ングしてエミッタ引き出し電極１０ａ、コレクタ引き出
し電極１０ｂを形成し（第５ＰＲ）、熱処理を施してｎ
型多結晶シリコン中の不純物をベース領域１１内に拡散
させエミッタ領域１３を形成する。
【００２０】第２の実施例では多結晶シリコン膜（５）
中に含まれるボロンがコレクタ引き出し領域６に拡散し
ないためトランジスタのコレクタ抵抗を第１の実施例よ
り低減することができる。なお、第１および第２の実施
例において、コレクタ引き出し領域６上の酸化シリコン
膜４の膜厚の薄い部分がコレクタ開口Ｃの内部に含まれ
るようにしてもよい。
中に含まれるボロンがコレクタ引き出し領域６に拡散し
ないためトランジスタのコレクタ抵抗を第１の実施例よ
り低減することができる。なお、第１および第２の実施
例において、コレクタ引き出し領域６上の酸化シリコン
膜４の膜厚の薄い部分がコレクタ開口Ｃの内部に含まれ
るようにしてもよい。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
自己整合法を用いるトランジスタの製造方法において従
来法よりフォトリソグラフィ工程を２回少なくすること
ができる。したがって、本発明によれば、高性能のトラ
ンジスタを短い工数で歩留り高くかつ低コストで製造す
ることが可能になる。
自己整合法を用いるトランジスタの製造方法において従
来法よりフォトリソグラフィ工程を２回少なくすること
ができる。したがって、本発明によれば、高性能のトラ
ンジスタを短い工数で歩留り高くかつ低コストで製造す
ることが可能になる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図の一部。
めの工程順断面図の一部。
【図２】本発明の第１の実施例の製造方法を説明するた
めの、図１の工程に続く工程での工程順断面図。
めの、図１の工程に続く工程での工程順断面図。
【図３】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図４】従来の製造方法を説明するための工程順断面図
の一部。
の一部。
【図５】従来の製造方法を説明するための、図４の工程
に続く工程での工程順断面図。
に続く工程での工程順断面図。
１ ｎ型エピタキシャル層 ２ ｎ型埋込層 ３ 素子分離領域 ４ 酸化シリコン膜 ５ 多結晶シリコン膜 ５ａ ベース引き出し電極 ５ｂ ダミー電極 ６ コレクタ引き出し領域 ７ 窒化シリコン膜 ８ 多結晶シリコン膜 ９ 酸化シリコン膜 １０ 多結晶シリコン膜 １０ａ エミッタ引き出し電極 １０ｂ コレクタ引き出し電極 １１ ベース領域 １２ 外部ベース領域 １３ エミッタ領域 １４ ｐ型シリコン基板 Ｂ ベース開口 Ｃ コレクタ開口
Claims (5)
- 【請求項１】 半導体基板上に部分的に第１導電型の埋
込層が形成され、該埋込層上に形成された第１導電型半
導体層内に第２導電型のベース領域と前記埋込層に到達
するコレクタ引き出し領域が形成され、前記第１導電型
半導体層上には第１のコレクタ開口と第１のベース開口
とが開設された層間絶縁膜が形成され、前記層間絶縁膜
下の前記第１のベース開口の外側部分に第１のベース開
口とほぼ同一サイズの第２のベース開口が開設された、
前記ベース領域の外側部分と接するベース引き出し電極
が形成され、前記第１および第２のベース開口の内壁部
分には絶縁膜からなる第１のサイドウォールが形成さ
れ、該第１のサイドウォールの内側部分には前記ベース
領域の表面領域内に形成された第１導電型のエミッタ領
域と接するエミッタ引き出し電極が形成されている半導
体装置において、前記コレクタ開口の内側部分には前記
第１のサイドウォールと同時に形成された第２のサイド
ウォールが形成され、該第２のサイドウォールの内側部
分には、前記エミッタ引き出し電極と同時に形成され
た、前記コレクタ引き出し領域に接するコレクタ引き出
し電極が形成されていることを特徴とする半導体装置。 - 【請求項２】 前記層間絶縁膜下の前記第１のコレクタ
開口の外側部分に該第１のコレクタ開口とほぼ同一サイ
ズの第２のコレクタ開口が開設された、前記コレクタ引
き出し領域と接するダミー電極が形成され、前記第２の
サイドウォールは前記第１および第２のコレクタ開口の
内壁部分を覆って形成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 （１）部分的に第１導電型の埋込層が形
成された半導体基板上に第１導電型のエピタキシャル層
を形成し、選択的に第１導電型不純物を導入して前記埋
込層に到達するコレクタ引き出し領域を形成する工程
と、 （２）前記エピタキシャル層上に、ベース引き出し電極
およびコレクタ引き出し電極形成個所が部分的に薄くな
された絶縁膜を形成する工程と、 （３）第２導電型不純物がドープされた多結晶シリコン
膜を形成し、これをパターニングしてベース引き出し電
極を形成する工程と、 （４）全面に層間絶縁膜を堆積し、該層間絶縁膜および
前記ベース引き出し電極をパターニングして、ベース領
域形成個所にベース開口を、前記コレクタ引き出し領域
上にコレクタ開口を開設する工程と、 （５）前記ベース引き出し電極下の、前記絶縁膜の薄い
部分をサイドエッチし、これにより形成された空洞部分
を多結晶シリコンにより埋め込む工程と、 （６）前記ベース開口を介して第２導電型不純物を導入
してベース領域を形成する工程と、 （７）前記ベース開口および前記コレクタ開口の内壁に
絶縁膜からなるサイドウォールを形成する工程と、 （８）第２導電型不純物がドープされた多結晶シリコン
膜を形成し、これをパターニングしてエミッタ引き出し
電極およびコレクタ引き出し電極を形成する工程と、 を有し、この順若しくは第（５）の工程と第（６）の工
程とを逆の順序で行うことを特徴とする半導体装置の製
造方法。 - 【請求項４】 前記第（３）の工程において、ベース引
き出し電極を形成すると同時に、コレクタ引き出し領域
上にダミー電極を形成することを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項５】 前記第（２）の工程において形成された
絶縁膜の前記コレクタ引き出し領域上の薄い部分が、前
記第（４）の工程において形成されるコレクタ開口内に
含まれていることを特徴とする請求項３または４記載の
半導体装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7344360A JP2907323B2 (ja) | 1995-12-06 | 1995-12-06 | 半導体装置およびその製造方法 |
| DE69615512T DE69615512T2 (de) | 1995-12-06 | 1996-12-04 | Verfahren zur Herstellung eines Bipolar-Transistors |
| US08/760,221 US6034412A (en) | 1995-12-06 | 1996-12-04 | Semiconductor device and method of fabricating the same |
| EP96119476A EP0778615B1 (en) | 1995-12-06 | 1996-12-04 | Method of fabricating a bipolar transistor |
| TW085115002A TW315502B (ja) | 1995-12-06 | 1996-12-05 | |
| KR1019960062288A KR100338014B1 (ko) | 1995-12-06 | 1996-12-06 | 반도체장치및그의제조방법 |
| US09/368,529 US6165860A (en) | 1995-12-06 | 1999-08-05 | Semiconductor device with reduced photolithography steps |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7344360A JP2907323B2 (ja) | 1995-12-06 | 1995-12-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162192A true JPH09162192A (ja) | 1997-06-20 |
| JP2907323B2 JP2907323B2 (ja) | 1999-06-21 |
Family
ID=18368641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7344360A Expired - Lifetime JP2907323B2 (ja) | 1995-12-06 | 1995-12-06 | 半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US6034412A (ja) |
| EP (1) | EP0778615B1 (ja) |
| JP (1) | JP2907323B2 (ja) |
| KR (1) | KR100338014B1 (ja) |
| DE (1) | DE69615512T2 (ja) |
| TW (1) | TW315502B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19842106A1 (de) | 1998-09-08 | 2000-03-09 | Inst Halbleiterphysik Gmbh | Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung |
| JP4945167B2 (ja) * | 2006-05-12 | 2012-06-06 | スタンレー電気株式会社 | 半導体発光素子の製造方法及び該製造方法により製造された半導体発光素子の実装方法 |
| JP2019075536A (ja) * | 2017-10-11 | 2019-05-16 | 株式会社村田製作所 | パワーアンプモジュール |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4772566A (en) * | 1987-07-01 | 1988-09-20 | Motorola Inc. | Single tub transistor means and method |
| JP2748420B2 (ja) * | 1988-08-12 | 1998-05-06 | ソニー株式会社 | バイポーラトランジスタ及びその製造方法 |
| JPH02153534A (ja) * | 1988-12-06 | 1990-06-13 | Toshiba Corp | 半導体装置の製造方法 |
| US5204276A (en) * | 1988-12-06 | 1993-04-20 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| US5001533A (en) * | 1988-12-22 | 1991-03-19 | Kabushiki Kaisha Toshiba | Bipolar transistor with side wall base contacts |
| JPH0744186B2 (ja) * | 1989-03-13 | 1995-05-15 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH03138946A (ja) * | 1989-10-24 | 1991-06-13 | Sony Corp | 半導体装置 |
| US5374846A (en) * | 1990-08-31 | 1994-12-20 | Nec Corporation | Bipolar transistor with a particular base and collector regions |
| JPH04361533A (ja) * | 1991-06-10 | 1992-12-15 | Mitsubishi Electric Corp | 半導体集積回路装置の製造方法 |
| JPH0521719A (ja) * | 1991-07-11 | 1993-01-29 | Nec Corp | 半導体集積回路装置 |
| JP3039166B2 (ja) * | 1992-11-12 | 2000-05-08 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2565113B2 (ja) * | 1993-11-01 | 1996-12-18 | 日本電気株式会社 | 半導体装置 |
-
1995
- 1995-12-06 JP JP7344360A patent/JP2907323B2/ja not_active Expired - Lifetime
-
1996
- 1996-12-04 DE DE69615512T patent/DE69615512T2/de not_active Expired - Fee Related
- 1996-12-04 US US08/760,221 patent/US6034412A/en not_active Expired - Fee Related
- 1996-12-04 EP EP96119476A patent/EP0778615B1/en not_active Expired - Lifetime
- 1996-12-05 TW TW085115002A patent/TW315502B/zh active
- 1996-12-06 KR KR1019960062288A patent/KR100338014B1/ko not_active IP Right Cessation
-
1999
- 1999-08-05 US US09/368,529 patent/US6165860A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW315502B (ja) | 1997-09-11 |
| KR100338014B1 (ko) | 2002-11-23 |
| EP0778615A1 (en) | 1997-06-11 |
| EP0778615B1 (en) | 2001-09-26 |
| DE69615512T2 (de) | 2002-05-23 |
| JP2907323B2 (ja) | 1999-06-21 |
| DE69615512D1 (de) | 2001-10-31 |
| US6034412A (en) | 2000-03-07 |
| US6165860A (en) | 2000-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5432104A (en) | Method for fabricating a vertical bipolar transistor with reduced parasitic capacitance between base and collector regions | |
| EP0507050A1 (en) | Method for fabricating silicon-on-insulator structures | |
| JPH0355984B2 (ja) | ||
| JP2720793B2 (ja) | 半導体装置の製造方法 | |
| JPS62203380A (ja) | 半導体素子の製造方法 | |
| JP2004518292A (ja) | トレンチ・ゲート半導体装置の製造 | |
| JPH1197519A (ja) | 半導体装置の製造方法 | |
| US5488002A (en) | Method for manufacturing self-aligned bipolar transistors using double diffusion | |
| JP3142336B2 (ja) | 半導体装置及びその製造方法 | |
| JPH09162192A (ja) | 半導体装置およびその製造方法 | |
| JPH0974189A (ja) | 半導体装置の製造方法 | |
| JP3456864B2 (ja) | 半導体装置及びその製造方法 | |
| JP3361110B2 (ja) | Ｃｍｏｓ構造を製作する方法 | |
| JP2842075B2 (ja) | 半導体装置の製造方法 | |
| JPH0778833A (ja) | バイポーラトランジスタとその製造方法 | |
| JPH01214064A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
| JP3134830B2 (ja) | 半導体装置の製造方法 | |
| JPS61198778A (ja) | 半導体装置の製造方法 | |
| JPH034539A (ja) | 半導体装置及びその製造方法 | |
| JPH01112770A (ja) | 半導体装置の製造方法 | |
| JPS6395664A (ja) | 半導体装置の製造方法 | |
| JPH04113627A (ja) | バイポーラトランジスタの製造方法 | |
| JPH0669044B2 (ja) | 半導体装置の製造方法 | |
| JPH0240921A (ja) | バイポーラトランジスタの製造方法 | |
| JPH01289162A (ja) | バイポーラトランジスタおよびその製造方法 |