JP2565113B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に横型バイポーラトランジスタに関する。
に横型バイポーラトランジスタに関する。
【０００２】
【従来の技術】種々のタイプの横型バイポーラトランジ
スタが、他の形式の半導体素子と組み合せて集積回路を
形成するために提案されている。
スタが、他の形式の半導体素子と組み合せて集積回路を
形成するために提案されている。
【０００３】例えば図７は特開昭６２−１４１７６０号
公報に開示された横型バイポーラトランジスタの構造を
示す平面図（Ａ）および（Ａ）図を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図（Ｂ）である。絶縁基板１１
１上にｐ型島状エピタキシャル領域１１２，１２２を形
成し、シリコン酸化膜１１３，１２３上に同一幅の多結
晶シリコン層１１４，１２４を形成し、これをマスクと
してｎ型不純物を導入する。これにより、ｎ型エミッタ
領域１１５、ｎ型コレクタ領域１１６、その間のｐ型ベ
ース領域１１７を有する横型バイポーラトランジスタ１
１０を島状エピタキシャル領域１１２に形成し、これと
同時に、ｎ型ソース領域１２５、ｎ型ドレイン領域１２
６、その間のｐ型チャネル領域１２７を有しシリコン酸
化膜１２３をゲート絶縁膜、多結晶シリコン層１２４を
ゲート電極としたＭＯＳトランジスタ１２０を島状エピ
タキシャル領域１２２に形成するものである。また、上
記ｎ型不純物を導入する際に、ｐ型島状エピタキシャル
領域１１２のベース取り出し領域１１７’はマスク層１
１９で被覆しておく。
公報に開示された横型バイポーラトランジスタの構造を
示す平面図（Ａ）および（Ａ）図を切断線Ｂ−Ｂで切断
し矢印の方向を視た断面図（Ｂ）である。絶縁基板１１
１上にｐ型島状エピタキシャル領域１１２，１２２を形
成し、シリコン酸化膜１１３，１２３上に同一幅の多結
晶シリコン層１１４，１２４を形成し、これをマスクと
してｎ型不純物を導入する。これにより、ｎ型エミッタ
領域１１５、ｎ型コレクタ領域１１６、その間のｐ型ベ
ース領域１１７を有する横型バイポーラトランジスタ１
１０を島状エピタキシャル領域１１２に形成し、これと
同時に、ｎ型ソース領域１２５、ｎ型ドレイン領域１２
６、その間のｐ型チャネル領域１２７を有しシリコン酸
化膜１２３をゲート絶縁膜、多結晶シリコン層１２４を
ゲート電極としたＭＯＳトランジスタ１２０を島状エピ
タキシャル領域１２２に形成するものである。また、上
記ｎ型不純物を導入する際に、ｐ型島状エピタキシャル
領域１１２のベース取り出し領域１１７’はマスク層１
１９で被覆しておく。
【０００４】また図８は特開平１−２１１９６９号公報
による横型バイポーラトランジスタの構造を示す断面図
である。半絶縁性半導体基板２０１に選択的にｎ型不純
物領域２０２を形成し、その中央部にベース領域となる
ｐ型不純物領域２０３を形成して両側のｎ型不純物領域
２０２の部分をそれぞれエミッタ領域２０４およびコレ
クタ領域２０５とし、誘電体膜２０６，２０７により絶
縁されたエミッタ電極２０８，ベース電極２０９、２０
９’およびコレクタ電極２１０を形成したものである。
による横型バイポーラトランジスタの構造を示す断面図
である。半絶縁性半導体基板２０１に選択的にｎ型不純
物領域２０２を形成し、その中央部にベース領域となる
ｐ型不純物領域２０３を形成して両側のｎ型不純物領域
２０２の部分をそれぞれエミッタ領域２０４およびコレ
クタ領域２０５とし、誘電体膜２０６，２０７により絶
縁されたエミッタ電極２０８，ベース電極２０９、２０
９’およびコレクタ電極２１０を形成したものである。
【０００５】
【発明が解決しようとする課題】しかしながら図７に示
した横型バイポーラトランジスタでは、ベース幅を小さ
くすることは困難である。さらに、絶縁基板１１２に対
してベース領域１１７が高濃度であると、高電流密度領
域でエミッタ領域から放出されたキャリアが、より障壁
の低い絶縁基板側を通り実効的にベース幅が長くなる。
これらの要因はトランジスタの高速動作を困難にする。
した横型バイポーラトランジスタでは、ベース幅を小さ
くすることは困難である。さらに、絶縁基板１１２に対
してベース領域１１７が高濃度であると、高電流密度領
域でエミッタ領域から放出されたキャリアが、より障壁
の低い絶縁基板側を通り実効的にベース幅が長くなる。
これらの要因はトランジスタの高速動作を困難にする。
【０００６】また図８に示した横型バイポーラトランジ
スタでは、高性能な縦型バイポーラトランジスタとの同
時の作製が困難である。例えばＮＰＮバイポーラトラン
ジスタとＰＮＰバイポーラトランジスタとを有する高速
かつ低消費電力な論理回路の集積回路において、高性能
な縦型バイポーラトランジスタに対して横型バイポーラ
トランジスタに図８の構成を用いるならば、工程数を小
として廉価な半導体集積回路を実現することは不可能と
なる。
スタでは、高性能な縦型バイポーラトランジスタとの同
時の作製が困難である。例えばＮＰＮバイポーラトラン
ジスタとＰＮＰバイポーラトランジスタとを有する高速
かつ低消費電力な論理回路の集積回路において、高性能
な縦型バイポーラトランジスタに対して横型バイポーラ
トランジスタに図８の構成を用いるならば、工程数を小
として廉価な半導体集積回路を実現することは不可能と
なる。
【０００７】したがって本発明の目的は、ベース幅を小
にすることができ、かつ有効な縦型バイポーラトランジ
スタと同時に製造することが可能な横型バイポーラトラ
ンジスタを具備した半導体装置を提供することにある。
にすることができ、かつ有効な縦型バイポーラトランジ
スタと同時に製造することが可能な横型バイポーラトラ
ンジスタを具備した半導体装置を提供することにある。
【０００８】本発明の他の目的は、キャリアが基板を通
ることを防止でき、かつベース幅を小にすることができ
る横型バイポーラトランジスタを具備した半導体装置を
提供することにある。
ることを防止でき、かつベース幅を小にすることができ
る横型バイポーラトランジスタを具備した半導体装置を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の特徴は、素子分
離領域により区画された第１導電型の第１および第２の
単結晶半導体領域、例えばシリコンエピタキシャル層に
よる単結晶半導体領域と、前記素子分離領域上および前
記第１および第２の単結晶半導体領域上に形成された層
間絶縁膜と、前記第１および第２の単結晶半導体領域の
表面がそれぞれ露出するように前記層間絶縁膜に形成さ
れた第１および第２の開口と、前記第１および第２の開
口内の前記第１および第２の単結晶半導体領域上にそれ
ぞれ形成された第２導電型の第１および第２の単結晶半
導体膜、例えば単結晶シリコンゲルマニウム合金膜とを
有し、前記第１の単結晶半導体領域内の第１導電型の第
１のコレクタ領域、前記第１の単結晶半導体膜からなる
第２導電型の第１のベース領域および前記前記第１の単
結晶半導体膜内に形成された第１導電型の第１のエミッ
タ領域を具備して縦型バイポーラトランジスタを構成
し、前記第２の単結晶半導体膜の中央部に形成された第
１導電型の第２のベース領域、前記第２のベース領域の
一方の側に隣接して位置する前記第２の単結晶半導体膜
の第２導電型の部分による第２導電型の第２のエミッタ
領域および前記第２のベース領域の他方の側に隣接して
位置する前記第２の単結晶半導体膜の第２導電型の部分
による第２導電型の第２のコレクタ領域を具備して横型
バイポーラトラジスタを構成し、前記縦型バイポーラト
ランジスタにおいて、第１の側壁絶縁膜（サイドウオー
ル）が前記第１のエミッタ領域と前記第１のベース領域
との成すＰＮ接合を跨いで被覆し、前記層間絶縁膜上を
延在せる第２導電型の第１の多結晶半導体膜が前記第１
の開口上を突出して前記第１の側壁絶縁膜の外壁に当接
し、かつ前記第１のベース領域に接続し、前記第１の側
壁絶縁膜の内壁内を充填する第１導電型の第２の多結晶
半導体膜が前記第１のエミッタ領域に接続し、前記横型
バイポーラトランジスタにおいて、前記第１の側壁絶縁
膜と同じ横方向膜厚を有する第２の側壁絶縁膜が前記第
２のエミッタ領域と前記第２のベース領域との成すＰＮ
接合および前記第２のベース領域と前記第２のコレクタ
領域との成すＰＮ接合を跨いで被覆し、前記層間絶縁膜
上を延在せる第２導電型の第３の多結晶半導体膜が前記
第２の開口上を突出して前記第２の側壁絶縁膜の外壁に
当接し、かつ前記第２のエミッタ領域に接続し、前記層
間絶縁膜上を延在せる第２導電型の第４の多結晶半導体
膜が前記第２の開口上を突出して前記第２の側壁絶縁膜
の外壁に当接し、かつ前記第２のコレクタ領域に接続
し、前記第２の側壁絶縁膜の内壁内を充填して前記第２
のベース領域上に位置する第１導電型の第５の多結晶半
導体膜が前記第２のベース領域に接続している半導体装
置にある。
離領域により区画された第１導電型の第１および第２の
単結晶半導体領域、例えばシリコンエピタキシャル層に
よる単結晶半導体領域と、前記素子分離領域上および前
記第１および第２の単結晶半導体領域上に形成された層
間絶縁膜と、前記第１および第２の単結晶半導体領域の
表面がそれぞれ露出するように前記層間絶縁膜に形成さ
れた第１および第２の開口と、前記第１および第２の開
口内の前記第１および第２の単結晶半導体領域上にそれ
ぞれ形成された第２導電型の第１および第２の単結晶半
導体膜、例えば単結晶シリコンゲルマニウム合金膜とを
有し、前記第１の単結晶半導体領域内の第１導電型の第
１のコレクタ領域、前記第１の単結晶半導体膜からなる
第２導電型の第１のベース領域および前記前記第１の単
結晶半導体膜内に形成された第１導電型の第１のエミッ
タ領域を具備して縦型バイポーラトランジスタを構成
し、前記第２の単結晶半導体膜の中央部に形成された第
１導電型の第２のベース領域、前記第２のベース領域の
一方の側に隣接して位置する前記第２の単結晶半導体膜
の第２導電型の部分による第２導電型の第２のエミッタ
領域および前記第２のベース領域の他方の側に隣接して
位置する前記第２の単結晶半導体膜の第２導電型の部分
による第２導電型の第２のコレクタ領域を具備して横型
バイポーラトラジスタを構成し、前記縦型バイポーラト
ランジスタにおいて、第１の側壁絶縁膜（サイドウオー
ル）が前記第１のエミッタ領域と前記第１のベース領域
との成すＰＮ接合を跨いで被覆し、前記層間絶縁膜上を
延在せる第２導電型の第１の多結晶半導体膜が前記第１
の開口上を突出して前記第１の側壁絶縁膜の外壁に当接
し、かつ前記第１のベース領域に接続し、前記第１の側
壁絶縁膜の内壁内を充填する第１導電型の第２の多結晶
半導体膜が前記第１のエミッタ領域に接続し、前記横型
バイポーラトランジスタにおいて、前記第１の側壁絶縁
膜と同じ横方向膜厚を有する第２の側壁絶縁膜が前記第
２のエミッタ領域と前記第２のベース領域との成すＰＮ
接合および前記第２のベース領域と前記第２のコレクタ
領域との成すＰＮ接合を跨いで被覆し、前記層間絶縁膜
上を延在せる第２導電型の第３の多結晶半導体膜が前記
第２の開口上を突出して前記第２の側壁絶縁膜の外壁に
当接し、かつ前記第２のエミッタ領域に接続し、前記層
間絶縁膜上を延在せる第２導電型の第４の多結晶半導体
膜が前記第２の開口上を突出して前記第２の側壁絶縁膜
の外壁に当接し、かつ前記第２のコレクタ領域に接続
し、前記第２の側壁絶縁膜の内壁内を充填して前記第２
のベース領域上に位置する第１導電型の第５の多結晶半
導体膜が前記第２のベース領域に接続している半導体装
置にある。
【００１０】本発明の他の特徴は、素子分離領域により
区画された第１導電型の単結晶半導体領域、例えばシリ
コンエピタキシャル層による単結晶半導体領域と、前記
素子分離領域上および前記単結晶半導体領域上に形成さ
れた層間絶縁膜と、前記単結晶半導体領域の表面がそれ
ぞれ露出するように前記層間絶縁膜に形成された開口
と、前記開口内の前記単結晶半導体領域上に形成された
単結晶半導体膜、例えば単結晶シリコンゲルマニウム合
金膜とを有し、前記単結晶半導体膜の中央部分に位置す
る第１導電型のベース領域と、前記中央部分の一方の側
の前記単結晶半導体膜の部分に位置する第２導電型のエ
ミッタ領域と、前記中央部分の他方の側の前記単結晶半
導体膜の部分に位置する第２導電型のコレクタ領域とを
具備し、側壁絶縁膜（サイドウオール）が前記エミッタ
領域と前記ベース領域との成すＰＮ接合および前記ベー
ス領域と前記コレクタ領域との成すＰＮ接合を跨いで被
覆し、前記層間絶縁膜上を延在せる第２導電型の一対の
多結晶半導体膜が前記開口上を突出して前記側壁絶縁膜
の外壁に当接し、かつ前記エミッタ領域および前記コレ
クタ領域にそれぞれに接続し、前記側壁絶縁膜の内壁内
を充填して前記ベース領域上に位置する第１導電型の多
結晶半導体膜がベースコンタクト領域を介して前記ベー
ス領域に接続し、前記ベース領域と前記単結晶半導体領
域との間には、前記ベース領域および前記単結晶半導体
領域のいずれより高い不純物濃度の第１導電型のホール
ストッパー領域が形成されている横型バイポーラトラン
ジスタを具備した半導体装置にある。
区画された第１導電型の単結晶半導体領域、例えばシリ
コンエピタキシャル層による単結晶半導体領域と、前記
素子分離領域上および前記単結晶半導体領域上に形成さ
れた層間絶縁膜と、前記単結晶半導体領域の表面がそれ
ぞれ露出するように前記層間絶縁膜に形成された開口
と、前記開口内の前記単結晶半導体領域上に形成された
単結晶半導体膜、例えば単結晶シリコンゲルマニウム合
金膜とを有し、前記単結晶半導体膜の中央部分に位置す
る第１導電型のベース領域と、前記中央部分の一方の側
の前記単結晶半導体膜の部分に位置する第２導電型のエ
ミッタ領域と、前記中央部分の他方の側の前記単結晶半
導体膜の部分に位置する第２導電型のコレクタ領域とを
具備し、側壁絶縁膜（サイドウオール）が前記エミッタ
領域と前記ベース領域との成すＰＮ接合および前記ベー
ス領域と前記コレクタ領域との成すＰＮ接合を跨いで被
覆し、前記層間絶縁膜上を延在せる第２導電型の一対の
多結晶半導体膜が前記開口上を突出して前記側壁絶縁膜
の外壁に当接し、かつ前記エミッタ領域および前記コレ
クタ領域にそれぞれに接続し、前記側壁絶縁膜の内壁内
を充填して前記ベース領域上に位置する第１導電型の多
結晶半導体膜がベースコンタクト領域を介して前記ベー
ス領域に接続し、前記ベース領域と前記単結晶半導体領
域との間には、前記ベース領域および前記単結晶半導体
領域のいずれより高い不純物濃度の第１導電型のホール
ストッパー領域が形成されている横型バイポーラトラン
ジスタを具備した半導体装置にある。
【００１１】
【実施例】次に図面を参照して本発明を説明する。
【００１２】図１は本発明の実施例の平面図であり、図
２および図３は図１をそれぞれ切断線Ａ−ＡおよびＢ−
Ｂで切断し矢印の方向を見た断面図である。
２および図３は図１をそれぞれ切断線Ａ−ＡおよびＢ−
Ｂで切断し矢印の方向を見た断面図である。
【００１３】ｎ+ 型低抵抗領域（埋込み領域）２が選択
的に形成されたｐ型シリコン基板１の主面上にｎ- 型シ
リコンエピタキシャル層３が形成され、そこにシリコン
酸化膜からなる素子分離領域４がｐ型シリコン基板１内
に達して選択的に形成されて縦型ＮＰＮバイポーラトラ
ンジスタ５０を形成する領域や横型ＰＮＰバイポーラト
ランジスタ６０を形成する領域を区画している。また、
縦型ＮＰＮバイポーラトランジスタ５０のｎ+ 型コレク
タコンタクト領域３’が形成されている。
的に形成されたｐ型シリコン基板１の主面上にｎ- 型シ
リコンエピタキシャル層３が形成され、そこにシリコン
酸化膜からなる素子分離領域４がｐ型シリコン基板１内
に達して選択的に形成されて縦型ＮＰＮバイポーラトラ
ンジスタ５０を形成する領域や横型ＰＮＰバイポーラト
ランジスタ６０を形成する領域を区画している。また、
縦型ＮＰＮバイポーラトランジスタ５０のｎ+ 型コレク
タコンタクト領域３’が形成されている。
【００１４】ｎ- 型シリコンエピタキシャル層３および
素子分離領域４の上面に選択的にシリコン酸化膜からな
る層間絶縁膜５が形成され、またｎ- 型シリコンエピタ
キシャル層３上に層間絶縁膜５に囲まれて、すなわち層
間絶縁膜５に形成された開口部内にｐ型単結晶シリコン
ゲルマニウム（ＳｉＧｅ）合金膜４４，４５が島状に形
成されている。
素子分離領域４の上面に選択的にシリコン酸化膜からな
る層間絶縁膜５が形成され、またｎ- 型シリコンエピタ
キシャル層３上に層間絶縁膜５に囲まれて、すなわち層
間絶縁膜５に形成された開口部内にｐ型単結晶シリコン
ゲルマニウム（ＳｉＧｅ）合金膜４４，４５が島状に形
成されている。
【００１５】縦型ＮＰＮトランジスタ５０は、ｐ型単結
晶シリコンゲルマニウム合金膜４４のｐ型ベース領域
（真性ベース領域）１２と、その内に形成されたｎ+ 型
エミッタ領域１３およびその下のｎ- 型シリコンエピタ
キシャル層３内に形成されたｎ型コレクタ領域１１を有
して構成されている。
晶シリコンゲルマニウム合金膜４４のｐ型ベース領域
（真性ベース領域）１２と、その内に形成されたｎ+ 型
エミッタ領域１３およびその下のｎ- 型シリコンエピタ
キシャル層３内に形成されたｎ型コレクタ領域１１を有
して構成されている。
【００１６】シリコン窒化膜６、ｐ+ 型多結晶シリコン
膜７およびｐ型多結晶シリコンゲルマニウム合金膜８の
側面に接して、平面形状がリング状の側壁絶縁膜（サイ
ドウォール）１０がｎ+ 型エミッタ領域１３とｐ型ベー
ス領域１２との成すＰＮ接合を跨ぎこれを被覆して形成
されている。ｐ+ 型多結晶シリコン膜７はｐ型多結晶シ
リコンゲルマニウム合金膜８を通してｐ型ベース領域１
２に接続し、ｎ+ 型エミッタ領域１３を形成する際の不
純物拡散源となるｎ+ 型多結晶シリコン膜９が側壁絶縁
膜１０の内壁内に充填形成されｎ+ 型エミッタ領域１３
に接続されている。また、層間絶縁膜５の他の開口にｎ
+ 型多結晶シリコン膜７’がｎ+ 型コレクタコンタクト
領域３’に接続し形成されている。そして各引き出し用
多結晶シリコン膜７，９および７’にそれぞれベース電
極１４，エミッタ電極１５およびコレクタ電極１６がシ
リコン窒化膜６に形成されたコンタクト孔内で接続し形
成されている。
膜７およびｐ型多結晶シリコンゲルマニウム合金膜８の
側面に接して、平面形状がリング状の側壁絶縁膜（サイ
ドウォール）１０がｎ+ 型エミッタ領域１３とｐ型ベー
ス領域１２との成すＰＮ接合を跨ぎこれを被覆して形成
されている。ｐ+ 型多結晶シリコン膜７はｐ型多結晶シ
リコンゲルマニウム合金膜８を通してｐ型ベース領域１
２に接続し、ｎ+ 型エミッタ領域１３を形成する際の不
純物拡散源となるｎ+ 型多結晶シリコン膜９が側壁絶縁
膜１０の内壁内に充填形成されｎ+ 型エミッタ領域１３
に接続されている。また、層間絶縁膜５の他の開口にｎ
+ 型多結晶シリコン膜７’がｎ+ 型コレクタコンタクト
領域３’に接続し形成されている。そして各引き出し用
多結晶シリコン膜７，９および７’にそれぞれベース電
極１４，エミッタ電極１５およびコレクタ電極１６がシ
リコン窒化膜６に形成されたコンタクト孔内で接続し形
成されている。
【００１７】横型ＰＮＰトランジスタ６０は、ｐ型単結
晶シリコンゲルマニウム合金膜４５の中央部に形成され
たｎ型ベース領域（真性ベース領域）２２と、ｎ型ベー
ス領域２２により分離されたｐ型単結晶シリコンゲルマ
ニウム合金膜４５の一方の側（図で左側）のｐ型の部分
によるｐ型エミッタ領域２３と、ｎ型ベース領域の他方
の側（図で右側）のｐ型の部分によるｐ型コレクタ領域
２１と、ｎ型ベース領域２２下のｎ+ 型ホールストッパ
ー領域３２とを有して構成されている。
晶シリコンゲルマニウム合金膜４５の中央部に形成され
たｎ型ベース領域（真性ベース領域）２２と、ｎ型ベー
ス領域２２により分離されたｐ型単結晶シリコンゲルマ
ニウム合金膜４５の一方の側（図で左側）のｐ型の部分
によるｐ型エミッタ領域２３と、ｎ型ベース領域の他方
の側（図で右側）のｐ型の部分によるｐ型コレクタ領域
２１と、ｎ型ベース領域２２下のｎ+ 型ホールストッパ
ー領域３２とを有して構成されている。
【００１８】このｎ+ 型ホールストッパー領域３２はｎ
型真性ベース領域２２中を走行するホールが外部（下側
のｎ- 型シリコンエピタキシャル層３）にしみ出して実
効ベース長が長くなることを防止する領域である。また
図１に示すように、ｐ型エミッタ領域２３、ｎ型真性ベ
ース領域２２およびｐ型コレクタ領域２１はそれぞれ短
形の平面形状で同じ幅（エミッターコレクタ方向と直角
方向の寸法）を有している。
型真性ベース領域２２中を走行するホールが外部（下側
のｎ- 型シリコンエピタキシャル層３）にしみ出して実
効ベース長が長くなることを防止する領域である。また
図１に示すように、ｐ型エミッタ領域２３、ｎ型真性ベ
ース領域２２およびｐ型コレクタ領域２１はそれぞれ短
形の平面形状で同じ幅（エミッターコレクタ方向と直角
方向の寸法）を有している。
【００１９】ｐ型エミッタ領域２３は、ｐ型多結晶シリ
コンゲルマニウム合金膜８を通してｐ+ 型多結晶シリコ
ン膜７により層間絶縁膜５上に引き出されて、シリコン
窒化膜６に形成されたコンタクト孔内でエミッタ電極２
５に接続されている。同様に、ｐ型コレクタ領域２１
は、ｐ型多結晶シリコンゲルマニウム合金膜８を通して
ｐ+ 型多結晶シリコン膜７により層間絶縁膜５上に引き
出されて、シリコン窒化膜６に形成されたコンタクト孔
内でコレクタ電極２６に接続されている。また、シリコ
ン窒化膜６、ｐ+ 型多結晶シリコン膜７およびｐ型多結
晶シリコンゲルマニウム合金膜８の側面に接した平面形
状がリング状の側壁絶縁膜（サイドウォール）１０がエ
ミッターベース間のＰＮ接合およびコレクターベース間
のＰＮ接合を跨いでこれらを被覆してリング状に形成さ
れ、その内側にｎ型真性ベース領域２２にｎ+ 型ベース
コンタクト領域２２’を通して接続するｎ+ 型多結晶シ
リコン膜９が充填して形成され、ベース領域２２を引き
出してその上面にベース電極２４が接続されている。
コンゲルマニウム合金膜８を通してｐ+ 型多結晶シリコ
ン膜７により層間絶縁膜５上に引き出されて、シリコン
窒化膜６に形成されたコンタクト孔内でエミッタ電極２
５に接続されている。同様に、ｐ型コレクタ領域２１
は、ｐ型多結晶シリコンゲルマニウム合金膜８を通して
ｐ+ 型多結晶シリコン膜７により層間絶縁膜５上に引き
出されて、シリコン窒化膜６に形成されたコンタクト孔
内でコレクタ電極２６に接続されている。また、シリコ
ン窒化膜６、ｐ+ 型多結晶シリコン膜７およびｐ型多結
晶シリコンゲルマニウム合金膜８の側面に接した平面形
状がリング状の側壁絶縁膜（サイドウォール）１０がエ
ミッターベース間のＰＮ接合およびコレクターベース間
のＰＮ接合を跨いでこれらを被覆してリング状に形成さ
れ、その内側にｎ型真性ベース領域２２にｎ+ 型ベース
コンタクト領域２２’を通して接続するｎ+ 型多結晶シ
リコン膜９が充填して形成され、ベース領域２２を引き
出してその上面にベース電極２４が接続されている。
【００２０】また図３に示されるように、ベース領域の
エミッターコレクタ方向と直角方向においては、素子分
離領域４が絶縁のために側壁絶縁膜１０の直下までくる
ように形成されているので、側壁絶縁膜１０下にはｐ型
単結晶シリコンゲルマニウム合金膜４５が成長しないで
空洞３１となっており、ｎ型ベース領域は単結晶シリコ
ンゲルマニウム合金膜４５のこの幅方向の全長に亘って
形成されるから、ｐ型単結晶シリコンゲルマニウム合金
膜４５の残余する部分から構成されるｐ型エミッタ領域
２３とｐ型コレクタ領域２１とが短絡することは無い。
エミッターコレクタ方向と直角方向においては、素子分
離領域４が絶縁のために側壁絶縁膜１０の直下までくる
ように形成されているので、側壁絶縁膜１０下にはｐ型
単結晶シリコンゲルマニウム合金膜４５が成長しないで
空洞３１となっており、ｎ型ベース領域は単結晶シリコ
ンゲルマニウム合金膜４５のこの幅方向の全長に亘って
形成されるから、ｐ型単結晶シリコンゲルマニウム合金
膜４５の残余する部分から構成されるｐ型エミッタ領域
２３とｐ型コレクタ領域２１とが短絡することは無い。
【００２１】次に図４（Ａ）〜（Ｅ）を参照して上記実
施例の半導体装置を製造する方法を例示する。
施例の半導体装置を製造する方法を例示する。
【００２２】先ず図４（Ａ）に示すように、ｐ型シリコ
ン基板１上にｎ+ 型低抵抗領域（埋込み領域）２を選択
的に形成し、ｎ- 型シリコンエピタキシャル層３を全面
に成長した後、シリコン窒化膜をマスクに選択酸化を行
なって素子分離領域４を形成して縦型ＮＰＮトランジス
タ５０を形成する領域や横型ＰＮＰトランジスタ６０を
形成する領域を区画する。また、ｎ型不純物を導入して
縦型ＮＰＮバイポーラトランジスタ５０のｎ+ 型コレク
タコンタクト領域３’を形成する。続いて全面にシリコ
ン酸化膜からなる層間絶縁膜５を形成し、選択的に開孔
４１を形成する。続いて全面に第１層目の多結晶シリコ
ン膜を形成し、パターニングして縦型ＮＰＮトランジス
タ５０のコレクタ引き出し層７’をｎ型不純物を導入す
ることにより形成し、またその他の電極引き出し層とな
るｐ+ 型多結晶シリコン膜７をｐ型不純物を導入するこ
とにより形成する。続いて全面にシリコン窒化膜６を堆
積する。
ン基板１上にｎ+ 型低抵抗領域（埋込み領域）２を選択
的に形成し、ｎ- 型シリコンエピタキシャル層３を全面
に成長した後、シリコン窒化膜をマスクに選択酸化を行
なって素子分離領域４を形成して縦型ＮＰＮトランジス
タ５０を形成する領域や横型ＰＮＰトランジスタ６０を
形成する領域を区画する。また、ｎ型不純物を導入して
縦型ＮＰＮバイポーラトランジスタ５０のｎ+ 型コレク
タコンタクト領域３’を形成する。続いて全面にシリコ
ン酸化膜からなる層間絶縁膜５を形成し、選択的に開孔
４１を形成する。続いて全面に第１層目の多結晶シリコ
ン膜を形成し、パターニングして縦型ＮＰＮトランジス
タ５０のコレクタ引き出し層７’をｎ型不純物を導入す
ることにより形成し、またその他の電極引き出し層とな
るｐ+ 型多結晶シリコン膜７をｐ型不純物を導入するこ
とにより形成する。続いて全面にシリコン窒化膜６を堆
積する。
【００２３】次に図４（Ｂ）に示すように、縦型ＮＰＮ
トランジスタ５０のエミッタ部となる箇所および横型Ｐ
ＮＰトランジスタ６０のベース部となる箇所のシリコン
窒化膜６およびｐ+ 型多結晶シリコン膜７を異方性エッ
チングにより選択的に除去してマスク幅Ｌが０．６μｍ
の開口をそれぞれ形成する。続いて、全面に膜厚１００
ｎｍのシリコン窒化膜を堆積し、このシリコン窒化膜を
異方性エッチングすることで各開口の側面に膜厚（図で
横方向の膜厚）が１００ｎｍの第１の側壁絶縁膜（サイ
ドウォ−ル）１０’を形成する。続いて開口の側壁絶縁
膜１０’をマスクの一部としてシリコン窒化膜５をｎ-
型シリコンエピタキシャル膜３の表面に達するまで除去
して、縦型ＮＰＮトランジスタ５０のエミッタ部となる
箇所および横型ＰＮＰトランジスタ６０のベース部とな
る箇所にそれぞれ開孔部４２および開孔部４３をそれぞ
れ形成する。続いて、横型ＰＮＰトランジスタ６０のベ
ース部となる箇所の開孔部４３をレジストを用いてマス
クした状態で、縦型ＮＰＮトランジスタ５０のエミッタ
部となる箇所の開孔部４２内に露出するｎ- 型シリコン
エピタキシャル層３の部分にｎ型不純物をイオン注入し
てエミッタ直下のｎ型コレクタ領域１１を形成する。
トランジスタ５０のエミッタ部となる箇所および横型Ｐ
ＮＰトランジスタ６０のベース部となる箇所のシリコン
窒化膜６およびｐ+ 型多結晶シリコン膜７を異方性エッ
チングにより選択的に除去してマスク幅Ｌが０．６μｍ
の開口をそれぞれ形成する。続いて、全面に膜厚１００
ｎｍのシリコン窒化膜を堆積し、このシリコン窒化膜を
異方性エッチングすることで各開口の側面に膜厚（図で
横方向の膜厚）が１００ｎｍの第１の側壁絶縁膜（サイ
ドウォ−ル）１０’を形成する。続いて開口の側壁絶縁
膜１０’をマスクの一部としてシリコン窒化膜５をｎ-
型シリコンエピタキシャル膜３の表面に達するまで除去
して、縦型ＮＰＮトランジスタ５０のエミッタ部となる
箇所および横型ＰＮＰトランジスタ６０のベース部とな
る箇所にそれぞれ開孔部４２および開孔部４３をそれぞ
れ形成する。続いて、横型ＰＮＰトランジスタ６０のベ
ース部となる箇所の開孔部４３をレジストを用いてマス
クした状態で、縦型ＮＰＮトランジスタ５０のエミッタ
部となる箇所の開孔部４２内に露出するｎ- 型シリコン
エピタキシャル層３の部分にｎ型不純物をイオン注入し
てエミッタ直下のｎ型コレクタ領域１１を形成する。
【００２４】次に図４（Ｃ）に示すように、開孔部４
２，４３内でシリコン酸化膜５を第１の側壁絶縁膜１
０’下からｐ+ 型多結晶シリコン膜７の底部が露出する
まで横方向にエッチング除去する。続いて、ガスソース
としてＳｉ2 Ｈ6 ，ＧｅＨ4 ，またｐ型ドーピングガス
としてＢ2 Ｈ6 を用いた選択エピタキシャル成長法によ
り、開孔部４２内のｎ型コレクタ領域１１を含むｎ- 型
シリコンエピタキシャル層３上および開孔部４３内のｎ
- 型シリコンエピタキシャル層３上に、ボロン濃度が１
×１０18／ｃｍ3 で膜厚が１００ｎｍのｐ型単結晶シリ
コンゲルマニウム（ＳｉＧｅ）合金膜４４および４５を
それぞれ成長する。
２，４３内でシリコン酸化膜５を第１の側壁絶縁膜１
０’下からｐ+ 型多結晶シリコン膜７の底部が露出する
まで横方向にエッチング除去する。続いて、ガスソース
としてＳｉ2 Ｈ6 ，ＧｅＨ4 ，またｐ型ドーピングガス
としてＢ2 Ｈ6 を用いた選択エピタキシャル成長法によ
り、開孔部４２内のｎ型コレクタ領域１１を含むｎ- 型
シリコンエピタキシャル層３上および開孔部４３内のｎ
- 型シリコンエピタキシャル層３上に、ボロン濃度が１
×１０18／ｃｍ3 で膜厚が１００ｎｍのｐ型単結晶シリ
コンゲルマニウム（ＳｉＧｅ）合金膜４４および４５を
それぞれ成長する。
【００２５】この際に、ｐ+ 型多結晶シリコン膜７の底
部が露出している部分にはｐ型多結晶シリコンゲルマニ
ウム（ＳｉＧｅ）合金膜８が同時に成長し、これが最終
的にはｐ型単結晶シリコンゲルマニウム合金膜４４およ
び４５に自動的に接続する。これによりｐ+ 型多結晶シ
リコン膜７とｐ型単結晶シリコンゲルマニウム合金膜４
４、４５との電気的接続がｐ型多結晶シリコンゲルマニ
ウム（ＳｉＧｅ）合金膜８によりなされる。ｐ型単結晶
シリコンゲルマニウム合金膜はこのまま縦型ＮＰＮトラ
ンジスタ５０のｐ型ベース領域１２となる。またこの際
に、上記したように、図１のＢ−Ｂ方向断面（図３）に
は素子分離領域４が、絶縁のための最終的の側壁絶縁膜
１０より薄い膜厚の側壁絶縁膜１０’よりも内側にくる
ように形成されているので、横型ＰＮＰトランジスタ６
０において側壁絶縁膜に囲まれたｎ- 型シリコンエピタ
キシャル層３の上にのみしかｐ型単結晶シリコンゲルマ
ニウム合金膜４５は成長しない。
部が露出している部分にはｐ型多結晶シリコンゲルマニ
ウム（ＳｉＧｅ）合金膜８が同時に成長し、これが最終
的にはｐ型単結晶シリコンゲルマニウム合金膜４４およ
び４５に自動的に接続する。これによりｐ+ 型多結晶シ
リコン膜７とｐ型単結晶シリコンゲルマニウム合金膜４
４、４５との電気的接続がｐ型多結晶シリコンゲルマニ
ウム（ＳｉＧｅ）合金膜８によりなされる。ｐ型単結晶
シリコンゲルマニウム合金膜はこのまま縦型ＮＰＮトラ
ンジスタ５０のｐ型ベース領域１２となる。またこの際
に、上記したように、図１のＢ−Ｂ方向断面（図３）に
は素子分離領域４が、絶縁のための最終的の側壁絶縁膜
１０より薄い膜厚の側壁絶縁膜１０’よりも内側にくる
ように形成されているので、横型ＰＮＰトランジスタ６
０において側壁絶縁膜に囲まれたｎ- 型シリコンエピタ
キシャル層３の上にのみしかｐ型単結晶シリコンゲルマ
ニウム合金膜４５は成長しない。
【００２６】なおこの成長において、成長のガスソース
としてＳｉ2 Ｈ6 、ｐ型のドーピングガスとしてＢ2 Ｈ
6 を用いて、単結晶半導体膜４４，４５としてｐ型単結
晶シリコン膜を成長させ、多結晶半導体膜８としてｐ型
多結晶シリコン膜を成長してもよい。
としてＳｉ2 Ｈ6 、ｐ型のドーピングガスとしてＢ2 Ｈ
6 を用いて、単結晶半導体膜４４，４５としてｐ型単結
晶シリコン膜を成長させ、多結晶半導体膜８としてｐ型
多結晶シリコン膜を成長してもよい。
【００２７】上記自己整合型ベース選択成長技術につい
ては、Ｆ．Ｓａｔｏ ｅｔ．，″ＡＮｏｖｅｌ Ｓｅｌ
ｅｃｔｉｖｅ ＳｉＧｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏ
ｗｔｈ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｅｌｆ−ａ
ｌｉｇｎｅｄ ＨＢＴｓ″１９９２ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅ
ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ある
いはＦ．Ｓａｔｏｅｔ．，″Ａ Ｓｅｌｆ−ａｌｉｇｎ
ｅｄ Ｓｅｌｅｃｔｉｖｅ ＭＢＥ Ｔｅｃｈｎｏｌｏ
ｇｙ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｂ
ｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ″Ｔｅｃｈ．Ｄ
ｉｇ．，１９９０，ＩＥＥＥ ＩＥＤＭ，ｐｐ．６０７
−６１０に詳しく説明されている。
ては、Ｆ．Ｓａｔｏ ｅｔ．，″ＡＮｏｖｅｌ Ｓｅｌ
ｅｃｔｉｖｅ ＳｉＧｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏ
ｗｔｈ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｅｌｆ−ａ
ｌｉｇｎｅｄ ＨＢＴｓ″１９９２ Ｓｙｍｐｏｓｉｕ
ｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅ
ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ、ある
いはＦ．Ｓａｔｏｅｔ．，″Ａ Ｓｅｌｆ−ａｌｉｇｎ
ｅｄ Ｓｅｌｅｃｔｉｖｅ ＭＢＥ Ｔｅｃｈｎｏｌｏ
ｇｙ ｆｏｒ Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ Ｂ
ｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ″Ｔｅｃｈ．Ｄ
ｉｇ．，１９９０，ＩＥＥＥ ＩＥＤＭ，ｐｐ．６０７
−６１０に詳しく説明されている。
【００２８】次に図４（Ｄ）に示すように、縦型ＮＰＮ
トランジスタ５０のエミッタ部となる箇所の開孔部４２
をレジストによりマスクした状態で、開孔部４３の側壁
絶縁膜１０’で覆われていない横型ＰＮＰトランジスタ
６０のｐ型単結晶シリコンゲルマニウム合金膜４５の中
央部に、側壁絶縁膜１０’をマスクの一部として用い、
選択的にイオン注入を行いｎ型真性ベース領域２２およ
びその下のｎ+ 型ホールストッパ−領域３２を形成す
る。例えば、ｎ型真性ベース領域２２を形成するために
ｎ型不純物のリンを１×１０14／ｃｍ2 のドーズ量で１
０ｋｅＶの加速エネルギーでイオン注入し、ｎ+ 型ホー
ルストッパ−領域３２を形成するためにリンを１×１０
15／ｃｍ2 のドーズ量で２０ｋｅＶの加速エネルギーで
イオン注入して両者を同時に活性化熱処理して形成す
る。またこれによりｎ型真性ベース領域２２の両側のｐ
型単結晶シリコンゲルマニウム合金膜４５の部分はそれ
ぞれｐ型エミッタ領域２３およびｐ型コレクタ領域２１
となる。
トランジスタ５０のエミッタ部となる箇所の開孔部４２
をレジストによりマスクした状態で、開孔部４３の側壁
絶縁膜１０’で覆われていない横型ＰＮＰトランジスタ
６０のｐ型単結晶シリコンゲルマニウム合金膜４５の中
央部に、側壁絶縁膜１０’をマスクの一部として用い、
選択的にイオン注入を行いｎ型真性ベース領域２２およ
びその下のｎ+ 型ホールストッパ−領域３２を形成す
る。例えば、ｎ型真性ベース領域２２を形成するために
ｎ型不純物のリンを１×１０14／ｃｍ2 のドーズ量で１
０ｋｅＶの加速エネルギーでイオン注入し、ｎ+ 型ホー
ルストッパ−領域３２を形成するためにリンを１×１０
15／ｃｍ2 のドーズ量で２０ｋｅＶの加速エネルギーで
イオン注入して両者を同時に活性化熱処理して形成す
る。またこれによりｎ型真性ベース領域２２の両側のｐ
型単結晶シリコンゲルマニウム合金膜４５の部分はそれ
ぞれｐ型エミッタ領域２３およびｐ型コレクタ領域２１
となる。
【００２９】次に図４（Ｅ）に示すように、全体にＰＳ
Ｇ膜およびシリコン窒化膜を積層して第１の側壁絶縁膜
１０’の下部の隙間を充填し、異方性エッチングを行
う。これにより第１の側壁絶縁膜１０’のシリコン窒化
膜上をＰＳＧ膜およびシリコン窒化膜で被覆し、シリコ
ン窒化膜６、ｐ+ 型多結晶シリコン層７およびｐ型多結
晶シリコンゲルマニウム合金膜層８の側面からの膜厚
（図で横方向の膜厚）が２００ｎｍの第２の側壁絶縁膜
１０が開孔部４４，４５に形成される。次に、全面にリ
ンもしくは砒素のＮ型不純物をドーピングしたｎ+ 型多
結晶シリコン膜を堆積し、この膜をパターニングして各
電極引きだし多結晶シリコン層９を形成する。その後、
ｎ+ 型多結晶シリコン層９のＮ型不純物をｐ型ベース領
域１２（４４）に熱拡散して縦型ＮＰＮトランジスタ５
０のｎ+ 型エミッタ領域１３および横型ＰＮＰトランジ
スタ６０のｎ+ 型ベースコンタクト領域２２’を形成す
る。さらに縦型ＮＰＮトランジスタ５０のベース電極コ
ンタクト孔４６およびコレクタ電極コンタクト孔４７な
らびに横型ＰＮＰトランジスタ６０のエミッタ電極コン
タクト孔４８およびコレクタ電極コンタクト孔４９をシ
リコン窒化膜６にエッチングにより開孔する。
Ｇ膜およびシリコン窒化膜を積層して第１の側壁絶縁膜
１０’の下部の隙間を充填し、異方性エッチングを行
う。これにより第１の側壁絶縁膜１０’のシリコン窒化
膜上をＰＳＧ膜およびシリコン窒化膜で被覆し、シリコ
ン窒化膜６、ｐ+ 型多結晶シリコン層７およびｐ型多結
晶シリコンゲルマニウム合金膜層８の側面からの膜厚
（図で横方向の膜厚）が２００ｎｍの第２の側壁絶縁膜
１０が開孔部４４，４５に形成される。次に、全面にリ
ンもしくは砒素のＮ型不純物をドーピングしたｎ+ 型多
結晶シリコン膜を堆積し、この膜をパターニングして各
電極引きだし多結晶シリコン層９を形成する。その後、
ｎ+ 型多結晶シリコン層９のＮ型不純物をｐ型ベース領
域１２（４４）に熱拡散して縦型ＮＰＮトランジスタ５
０のｎ+ 型エミッタ領域１３および横型ＰＮＰトランジ
スタ６０のｎ+ 型ベースコンタクト領域２２’を形成す
る。さらに縦型ＮＰＮトランジスタ５０のベース電極コ
ンタクト孔４６およびコレクタ電極コンタクト孔４７な
らびに横型ＰＮＰトランジスタ６０のエミッタ電極コン
タクト孔４８およびコレクタ電極コンタクト孔４９をシ
リコン窒化膜６にエッチングにより開孔する。
【００３０】そしてアルミ系の金属膜を蒸着し、この膜
をパターニングして図２に示す各金属電極１４，１５，
１６，２４，２５，２６を形成する。
をパターニングして図２に示す各金属電極１４，１５，
１６，２４，２５，２６を形成する。
【００３１】次に図５を参照して上記実施例の一部を変
更した製造方法を説明する。尚、図５において図２、図
４と同一もしくは類似の機能の箇所は同じ符号で示して
あるから重複する説明は省略する。
更した製造方法を説明する。尚、図５において図２、図
４と同一もしくは類似の機能の箇所は同じ符号で示して
あるから重複する説明は省略する。
【００３２】図４（Ｄ）のような構造を形成した後、全
面に砒素をドーピングしたｎ+ 型多結晶シリコンを堆積
しパターニングして縦型ＮＰＮトランジスタ５０のエミ
ッタ電極引き出し多結晶シリコン層５１を形成する。そ
してｎ+ ホールストッパー領域６２を形成するためにｎ
型不純物を横型ＰＮＰトランジスタ６０の開孔部内にイ
オン注入した後、全面にリンをドーピングしたｎ+ 型多
結晶シリコンを堆積しパターニングして横型ＮＰＮトラ
ンジスタ６０のベース電極引き出し多結晶シリコン層５
９を形成する。その後、熱処理を行うことにより、砒素
をドーピングしたｎ+ 型多結晶シリコン層５８の砒素を
ｐ型単結晶シリコンゲルマニウム合金膜４４に熱拡散し
て縦型ＮＰＮトランジスタ５０のエミッタ領域５１を形
成する、と同時に、砒素とリンの拡散常数の違いを利用
してリンをドーピングしたｎ+ 型多結晶シリコン層５９
のリンをｐ型単結晶シリコンゲルマニウム合金膜４５に
熱拡散して横型ＰＮＰトランジスタ６０のｎ型真性ベー
ス５２領域も形成する。更に縦型ＮＰＮトランジスタ５
０のベース電極コンタクト孔４６およびコレクタ電極コ
ンタクト孔４７ならびに横型ＰＮＰトランジスタ６０の
エミッタ電極コンタクト孔４８およびコレクタ電極コン
タクト孔４９をシリコン窒化膜６にエッチングにより開
孔する（図５）。
面に砒素をドーピングしたｎ+ 型多結晶シリコンを堆積
しパターニングして縦型ＮＰＮトランジスタ５０のエミ
ッタ電極引き出し多結晶シリコン層５１を形成する。そ
してｎ+ ホールストッパー領域６２を形成するためにｎ
型不純物を横型ＰＮＰトランジスタ６０の開孔部内にイ
オン注入した後、全面にリンをドーピングしたｎ+ 型多
結晶シリコンを堆積しパターニングして横型ＮＰＮトラ
ンジスタ６０のベース電極引き出し多結晶シリコン層５
９を形成する。その後、熱処理を行うことにより、砒素
をドーピングしたｎ+ 型多結晶シリコン層５８の砒素を
ｐ型単結晶シリコンゲルマニウム合金膜４４に熱拡散し
て縦型ＮＰＮトランジスタ５０のエミッタ領域５１を形
成する、と同時に、砒素とリンの拡散常数の違いを利用
してリンをドーピングしたｎ+ 型多結晶シリコン層５９
のリンをｐ型単結晶シリコンゲルマニウム合金膜４５に
熱拡散して横型ＰＮＰトランジスタ６０のｎ型真性ベー
ス５２領域も形成する。更に縦型ＮＰＮトランジスタ５
０のベース電極コンタクト孔４６およびコレクタ電極コ
ンタクト孔４７ならびに横型ＰＮＰトランジスタ６０の
エミッタ電極コンタクト孔４８およびコレクタ電極コン
タクト孔４９をシリコン窒化膜６にエッチングにより開
孔する（図５）。
【００３３】さらにアルミ系電極の蒸着、パターニング
をすることにより、図２と同様な構造を有する断面形状
となる。
をすることにより、図２と同様な構造を有する断面形状
となる。
【００３４】このように高性能の縦型ＮＰＮトランジス
タ５０の製造とともに高性能の横型ＰＮＰトランジスタ
６０を製造することができ、これらトランジスタ５０，
６０は、例えば図６に示すように、高速・低消費電力の
論理回路に抵抗素子（Ｒ1 〜Ｒ4 ），容量素子（Ｃ1 ，
Ｃ2 ）とともに用いて半導体集積回路装置を構成するこ
とができる。
タ５０の製造とともに高性能の横型ＰＮＰトランジスタ
６０を製造することができ、これらトランジスタ５０，
６０は、例えば図６に示すように、高速・低消費電力の
論理回路に抵抗素子（Ｒ1 〜Ｒ4 ），容量素子（Ｃ1 ，
Ｃ2 ）とともに用いて半導体集積回路装置を構成するこ
とができる。
【００３５】
【発明の効果】本発明による横型ＰＮＰトランジスタは
ベース幅がフォトリソグラフィによらず側壁絶縁膜の膜
厚により自己整合的に形成できるためベース幅を非常に
短くでき、更に真性ベース領域の濃度をホールストッパ
ー領域の濃度より低くできるためトランジスタの高速動
作が期待できる。
ベース幅がフォトリソグラフィによらず側壁絶縁膜の膜
厚により自己整合的に形成できるためベース幅を非常に
短くでき、更に真性ベース領域の濃度をホールストッパ
ー領域の濃度より低くできるためトランジスタの高速動
作が期待できる。
【００３６】また本発明による横型ＰＮＰトランジスタ
は、高性能な縦型ＮＰＮトランジスタと同時に製造でき
るため、ＮＰＮ、ＰＮＰトランジスタが混在した高速か
つ低消費電力な論理回路を、工程数を増やすことなく低
廉に実現することが可能となる。
は、高性能な縦型ＮＰＮトランジスタと同時に製造でき
るため、ＮＰＮ、ＰＮＰトランジスタが混在した高速か
つ低消費電力な論理回路を、工程数を増やすことなく低
廉に実現することが可能となる。
【図１】本発明の実施例の半導体装置を示す平面図であ
る。
る。
【図２】図１を切断線Ａ−Ａで切断して矢印の方向を視
た断面図である。
た断面図である。
【図３】図１を切断線Ｂ−Ｂで切断して矢印の方向を視
た断面図である。
た断面図である。
【図４】本発明の実施例を製造する方法を工程順に示し
た断面図である。
た断面図である。
【図５】本発明の実施例の一部を変更した半導体装置を
示す断面図である。
示す断面図である。
【図６】本発明の実施例のバイポーラトランジスタを用
いた論理回路の一例を示す回路図である。
いた論理回路の一例を示す回路図である。
【図７】従来技術の半導体装置を示す平面図（Ａ）およ
び断面図（Ｂ）である。
び断面図（Ｂ）である。
【図８】他の従来技術の半導体装置を示す断面図であ
る。
る。
１ ｐ型シリコン基板 ２ ｎ+ 型低抵抗領域（埋込み領域） ３ ｎ- 型シリコンエピタキシャル層 ３’ ｎ+ 型コレクタ引き出し領域 ４ 素子分離領域 ５ 層間絶縁膜 ６ シリコン窒化膜 ７ ｐ+ 型多結晶シリコン膜 ８ ｐ型多結晶シリコンゲルマニウム合金膜 ９，５８，５９ ｎ+ 型多結晶シリコン膜 １０ 第２の側壁絶縁膜 １０’ 第１の側壁絶縁膜 １１ ｎ型コレクタ領域 １２ ｐ型ベース領域 １３，５１ ｎ+ 型エミッタ領域 １４ ベース領域 １５ エミッタ領域 １６ コレクタ領域 ２１ ｐ型コレクタ領域 ２２，５２ ｎ型ベース領域（真性ベース領域） ２２’ ｎ+ 型ベースコンタクト領域 ２３ ｐ型エミッタ領域 ２４ ベース電極 ２５ エミッタ電極 ２６ コレクタ電極 ３１ 空洞 ３２，６２ ｎ+ 型ホールストッパー領域 ４２，４３ 開孔部 ４４，４５ 単結晶シリコンゲルマニウム（ＳｉＧ
ｅ）合金膜 ４６，４７，４８，４９ コンタクトホール ５０ 縦型ＮＰＮトランジスタ ６０ 横型ＰＮＰトランジスタ １１０ 横型バイポーラトランジスタ １１１ 絶縁基板 １１２，１２２ ｐ型島状エピタキシャル領域 １１３，１２３ シリコン酸化膜 １１４，１２４ 多結晶シリコン層 １１５ ｎ型エミッタ領域 １１６ ｎ型コレクタ領域 １１７ ｐ型ベース領域 １１７’ ベース取り出し領域 １１９ マスク層 １２０ ＭＯＳトランジスタ １２５ ｎ型ソース領域 １２６ ｎ型ドレイン領域 １２７ ｐ型チャネル領域 ２０１ 半絶縁性半導体基板 ２０２ ｎ型不純物領域 ２０３ ｐ型不純物領域 ２０４ エミッタ領域 ２０５ コレクタ領域 ２０６，２０７ 誘電体膜 ２０８ エミッタ電極 ２０９，２０９’ ベース電極 ２１０ コレクタ電極
ｅ）合金膜 ４６，４７，４８，４９ コンタクトホール ５０ 縦型ＮＰＮトランジスタ ６０ 横型ＰＮＰトランジスタ １１０ 横型バイポーラトランジスタ １１１ 絶縁基板 １１２，１２２ ｐ型島状エピタキシャル領域 １１３，１２３ シリコン酸化膜 １１４，１２４ 多結晶シリコン層 １１５ ｎ型エミッタ領域 １１６ ｎ型コレクタ領域 １１７ ｐ型ベース領域 １１７’ ベース取り出し領域 １１９ マスク層 １２０ ＭＯＳトランジスタ １２５ ｎ型ソース領域 １２６ ｎ型ドレイン領域 １２７ ｐ型チャネル領域 ２０１ 半絶縁性半導体基板 ２０２ ｎ型不純物領域 ２０３ ｐ型不純物領域 ２０４ エミッタ領域 ２０５ コレクタ領域 ２０６，２０７ 誘電体膜 ２０８ エミッタ電極 ２０９，２０９’ ベース電極 ２１０ コレクタ電極
Claims (18)
- 【請求項１】 素子分離領域により区画された第１導電
型の第１および第２の単結晶半導体領域と、前記素子分
離領域上および前記第１および第２の単結晶半導体領域
上に形成された層間絶縁膜と、前記第１および第２の単
結晶半導体領域の表面がそれぞれ露出するように前記層
間絶縁膜に形成された第１および第２の開口と、前記第
１および第２の開口内の前記第１および第２の単結晶半
導体領域上にそれぞれ形成された第２導電型の第１およ
び第２の単結晶半導体膜とを有し、 前記第１の単結晶半導体領域内の第１導電型の第１のコ
レクタ領域、前記第１の単結晶半導体膜からなる第２導
電型の第１のベース領域および前記前記第１の単結晶半
導体膜内に形成された第１導電型の第１のエミッタ領域
を具備して縦型バイポーラトランジスタを構成し、 前記第２の単結晶半導体膜の中央部に形成された第１導
電型の第２のベース領域、前記第２のベース領域の一方
の側に隣接して位置する前記第２の単結晶半導体膜の第
２導電型の部分による第２導電型の第２のエミッタ領域
および前記第２のベース領域の他方の側に隣接して位置
する前記第２の単結晶半導体膜の第２導電型の部分によ
る第２導電型の第２のコレクタ領域を具備して横型バイ
ポーラトラジスタを構成し、 第１の側壁絶縁膜が前記第１のエミッタ領域と前記第１
のベース領域との成すＰＮ接合を跨いで被覆し、前記層
間絶縁膜上を延在せる第２導電型の第１の多結晶半導体
膜が前記第１の開口上を突出して前記第１の側壁絶縁膜
の外壁に当接し、かつ前記第１のベース領域に接続し、
前記第１の側壁絶縁膜の内壁内を充填する第１導電型の
第２の多結晶半導体膜が前記第１のエミッタ領域に接続
し、 第２の側壁絶縁膜が前記第２のエミッタ領域と前記第２
のベース領域との成すＰＮ接合および前記第２のベース
領域と前記第２のコレクタ領域との成すＰＮ接合を跨い
で被覆し、前記層間絶縁膜上を延在せる第２導電型の第
３の多結晶半導体膜が前記第２の開口上を突出して前記
第２の側壁絶縁膜の外壁に当接し、かつ前記第２のエミ
ッタ領域に接続し、前記層間絶縁膜上を延在せる第２導
電型の第４の多結晶半導体膜が前記第２の開口上を突出
して前記第２の側壁絶縁膜の外壁に当接し、かつ前記第
２のコレクタ領域に接続し、前記第２の側壁絶縁膜の内
壁内を充填して前記第２のベース領域上に位置する第１
導電型の第５の多結晶半導体膜が前記第２のベース領域
に接続し、 ていることを特徴とする半導体装置。 - 【請求項２】 前記第２のベース領域にはベースコンタ
クト領域を介して前記第５の多結晶半導体膜が接続する
第１導電型の真性ベース領域を有し、前記真性ベース領
域と第１導電型の前記第２の単結晶半導体領域との間に
は、前記真性ベース領域および前記第２の単結晶半導体
領域のいずれより高い不純物濃度の第１導電型のホール
ストッパー領域が形成されている横型バイポーラトラン
ジスタを具備したことを特徴とする請求項１に記載の半
導体装置。 - 【請求項３】 前記第１および第２の側壁絶縁膜はシリ
コン窒化膜を有した多層構造により構成されていること
を特徴とする請求項１もしくは請求項２に記載の半導体
装置。 - 【請求項４】 前記第１および第２の側壁絶縁膜はたが
いに同じ横方向膜厚を有していることを特徴とする請求
項１、請求項２もしくは請求項３に記載の半導体装置。 - 【請求項５】 前記第１および第２の単結晶半導体膜は
単結晶シリコンゲルマニウム合金膜であることを特徴と
する請求項１もしくは請求項２に記載の半導体装置。 - 【請求項６】 前記第１，第３および第４の多結晶半導
体膜がそれぞれ前記第１のベース領域に接続する部分、
前記第２のエミッタ領域に接続する部分および前記第２
のコレクタ領域に接続する部分は多結晶シリコンゲルマ
ニウム合金膜であることを特徴とする請求項５に記載の
半導体装置。 - 【請求項７】 前記第１，第３および第４の多結晶半導
体膜の前記層間絶縁膜上を延在する部分はそれぞれ多結
晶シリコン膜であることを特徴とする請求項６に記載の
半導体装置。 - 【請求項８】 前記第１および第２の単結晶半導体膜は
単結晶シリコン膜であることを特徴とする請求項１もし
くは請求項２に記載の半導体装置。 - 【請求項９】 前記第１，第３および第４の多結晶半導
体膜は、前記層間絶縁膜上を延在する部分からそれぞれ
前記第１のベース領域に接続する部分、前記第２のエミ
ッタ領域に接続する部分および前記前記第２のコレクタ
領域に接続する部分まで多結晶シリコン膜であることを
特徴とする請求項８に記載の半導体装置。 - 【請求項１０】 前記縦型バイポーラトランジスタはＮ
ＰＮバイポーラトランジスタであり、前記横型バイポー
ラトランジスタはＰＮＰバイポーラトランジスタである
ことを特徴とする請求項１もしくは請求項２に記載の半
導体装置。 - 【請求項１１】 素子分離領域により区画された第１導
電型の単結晶半導体領域と、前記素子分離領域上および
前記単結晶半導体領域上に形成された層間絶縁膜と、前
記単結晶半導体領域の表面がそれぞれ露出するように前
記層間絶縁膜に形成された開口と、前記開口内の前記単
結晶半導体領域上に形成された単結晶半導体膜とを有
し、 前記単結晶半導体膜の中央部分に位置する第１導電型の
ベース領域と、前記中央部分の一方の側の前記単結晶半
導体膜の部分に位置する第２導電型のエミッタ領域と、
前記中央部分の他方の側の前記単結晶半導体膜の部分に
位置する第２導電型のコレクタ領域とを具備し、 側壁絶縁膜が前記エミッタ領域と前記ベース領域との成
すＰＮ接合および前記ベース領域と前記コレクタ領域と
の成すＰＮ接合を跨いで被覆し、前記層間絶縁膜上を延
在せる第２導電型の一対の多結晶半導体膜が前記開口上
を突出して前記側壁絶縁膜の外壁に当接し、かつ前記エ
ミッタ領域および前記コレクタ領域にそれぞれに接続
し、前記側壁絶縁膜の内壁内を充填する第１導電型の多
結晶半導体膜がベースコンタクト領域を介して前記ベー
ス領域に接続し、前記ベース領域と前記単結晶半導体領
域との間には、高い不純物濃度の第１導電型のホールス
トッパー領域が形成されている横型バイポーラトランジ
スタを具備したことを特徴とする半導体装置。 - 【請求項１２】 前記側壁絶縁膜はシリコン窒化膜を有
した多層構造により構成されていることを特徴とする請
求項１１に記載の半導体装置。 - 【請求項１３】 前記単結晶半導体膜は単結晶シリコン
ゲルマニウム合金膜であることを特徴とする請求項１１
に記載の半導体装置。 - 【請求項１４】 前記一対の多結晶半導体膜がそれぞれ
前記エミッタ領域に接続する部分および前記コレクタ領
域に接続する部分は多結晶シリコンゲルマニウム合金膜
であることを特徴とする請求項１１に記載の半導体装
置。 - 【請求項１５】 前記一対の多結晶半導体膜の前記層間
絶縁膜上を延在する部分はそれぞれ多結晶シリコン膜で
あることを特徴とする請求項１４に記載の半導体装置。 - 【請求項１６】 前記単結晶半導体膜は単結晶シリコン
膜であることを特徴とする請求項１１に記載の半導体装
置。 - 【請求項１７】 前記一対の多結晶半導体膜は、前記層
間絶縁膜上を延在する部分からそれぞれ前記エミッタ領
域に接続する部分および前記コレクタ領域に接続する部
分まで多結晶シリコン膜であることを特徴とする請求項
１６に記載の半導体装置。 - 【請求項１８】 前記前記横型バイポーラトランジスタ
はＰＮＰバイポーラトランジスタであることを特徴とす
る請求項１１に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273333A JP2565113B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
| EP94117212A EP0651443A1 (en) | 1993-11-01 | 1994-10-31 | Integrated structure comprising a vertical and a laterial bipolar transistor |
| US08/332,845 US5508553A (en) | 1993-11-01 | 1994-11-01 | Transversal bipolar transistor integrated with another transistor commonly provided on a semiconductor substrate |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273333A JP2565113B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH07130864A JPH07130864A (ja) | 1995-05-19 |
| JP2565113B2 true JP2565113B2 (ja) | 1996-12-18 |
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ID=17526431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273333A Expired - Fee Related JP2565113B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体装置 |
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| JPH10189755A (ja) * | 1996-12-20 | 1998-07-21 | Nec Corp | 半導体装置及びその製造方法 |
| US6521974B1 (en) * | 1999-10-14 | 2003-02-18 | Hitachi, Ltd. | Bipolar transistor and manufacturing method thereof |
| US6559020B1 (en) | 1999-10-20 | 2003-05-06 | Applied Micro Circuits Corporation | Bipolar device with silicon germanium (SiGe) base region |
| US6387768B1 (en) * | 2000-08-29 | 2002-05-14 | Semiconductor Components Industries Llc | Method of manufacturing a semiconductor component and semiconductor component thereof |
| WO2002080281A1 (en) * | 2001-04-02 | 2002-10-10 | The Regent Of The University Of California | Horizontal current bipolar transistor |
| US7087979B1 (en) | 2001-06-15 | 2006-08-08 | National Semiconductor Corporation | Bipolar transistor with an ultra small self-aligned polysilicon emitter |
| US6967144B1 (en) * | 2001-06-20 | 2005-11-22 | National Semiconductor Corporation | Low doped base spacer for reduction of emitter-base capacitance in bipolar transistors with selectively grown epitaxial base |
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| DE10327709A1 (de) | 2003-06-21 | 2005-01-13 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit npn- und pnp-Bipolartransistoren sowie Herstellungsverfahren |
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|---|---|---|---|---|
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