JP3137695B2

JP3137695B2 - バイポーラ半導体装置の製造方法

Info

Publication number: JP3137695B2
Application number: JP03270513A
Authority: JP
Inventors: 正彦篠澤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1991-09-24
Filing date: 1991-09-24
Publication date: 2001-02-26
Anticipated expiration: 2016-02-26
Also published as: JPH05211152A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バイポーラ型の半導
体装置およびその製造方法に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の用途として、特に
高速動作を必要とする分野では、一般にＥＣＬ／ＣＭＬ
（Emitter Coupled Logic ／Current Mode Logic）系の
バイポーラ型半導体集積回路装置が用いられている。Ｅ
ＣＬ／ＣＭＬ系回路においては、消費電力、論理振幅を
一定とした場合、回路を構成する素子と配線の寄生容量
およびトランジスタのベース抵抗と電流利得帯域幅積に
よって動作速度が決定される。このうち、寄生容量の低
減に関しては、特に動作速度への寄与が大きいトランジ
スタのベース・コレクタ間の接合容量を低減することが
必要であり、このためには多結晶シリコンを用いてベー
ス電極を素子領域の外部に引き出し、ベース面積を縮小
することが有効である。また、多結晶シリコン抵抗及び
金属配線を厚い分離酸化膜上に形成して、これらの寄生
容量も低減する方法が一般に採用されている。

【０００３】一方、ベース抵抗の低減には、不活性ベー
ス層を低抵抗化して可能な限りエミッタに近接させると
共に、エミッタを細くしてエミッタ直下の活性ベース層
の抵抗を減少させることが必要である。また、電流利得
帯域幅積の向上には、エミッタ及びベース接合を浅接合
化すると共にコレクタのエピタキシャル層を薄くするこ
とが有効である。

【０００４】これらの事項を実現することを目的として
提案された従来技術として、特開昭６３−２６１７４６
号公報に開示された製造方法を説明する。

【０００５】図１１（ａ）〜（ｃ）および図１２（ａ）
〜（ｃ）は上記製造方法を説明するための図であり、こ
れらの図では図面が煩雑になるのを避けるため、一部の
膜が省略されている。

【０００６】図１１(a) は素子分離後、半導体基体上に
約３０００Åの多結晶シリコンを形成し、表面を２００
Å程度酸化（図示せず）したのち、１０００〜２０００
Åの窒化膜をベース電極及びコレクタ電極形成部分に選
択的に形成した状態を示し、１０１はＰ^-型シリコン基
板、１０２はシリコン基板１０１上に形成されたＮ⁺型
埋込拡散層、１０３は埋込拡散層１０２上に形成された
Ｎ^-型エピタキシャル層、１０４はシリコン基板１０１
及び埋込拡散層１０２上に形成した素子分離酸化膜、１
０５はエピタキシャル層１０３及び素子分離酸化膜１０
４上に形成した多結晶シリコン、１０６ａ，１０６ｂ，
１０６ｃは多結晶シリコン１０５上に選択的に形成した
窒化膜である。Ｎ^-型エピタキシャル層１０３は、素子
分離酸化膜１０４によって、素子形成領域の第１の島領
域１０３ａと、コレクタ電極引出し領域の第２の島領域
１０３ｂに分けられる。

【０００７】次に、図１１（ｂ）に示すように、窒化膜
１０６ａ，１０６ｂ，１０６ｃをマスクとして多結晶シ
リコン１０５を選択酸化し、多結晶シリコン１０５ａ，
１０５ｂ，１０５ｃを得る。１０７は多結晶シリコン１
０５を酸化して得られた多結晶シリコン酸化膜である。
次に、コレクタ電極としての多結晶シリコン１０５ｃ上
の窒化膜１０６ｃを図１１（ｃ）に示すように選択的に
除去し、コレクタ電極多結晶シリコン１０５ｃに燐原子
をイオン注入し、熱処理を行ってコレクタ電極多結晶シ
リコン１０５ｃからの拡散で第２の島領域１０３ｂをコ
レクタ電極引出し用Ｎ⁺型領域１０８とする。その後、
ベース電極としての多結晶シリコン１０５ａ，１０５ｂ
に窒化膜１０６ａ，１０６ｂを介して硼素を１〜５×１
０¹⁵原子／cm²程度イオン注入し、９００℃程度の温度
でアニールを行ってベース電極多結晶シリコン１０５
ａ，１０５ｂ中の硼素原子濃度を均一化する。次いで、
多結晶シリコン酸化膜１０７のうちエミッタ形成領域部
分１０７ａを図１１（ｃ）に示すように選択的に除去
し、内壁を酸化して２００Å程度の内壁酸化膜１０９を
形成する。この時、多結晶シリコン１０５ａ，１０５ｂ
からの拡散によりＰ⁺型の不活性ベース１１０がエピタ
キシャル層の第１の島領域１０３ａ内に形成される。

【０００８】次に、ＢＦ₂を１〜５×１０¹³原子／cm²
程度イオン注入して第１の島領域１０３ａ内に図１２
（ａ）に示すように活性ベース１１１を形成した後、全
面に１０００Å程度の酸化膜（図示せず）と２０００Å
程度の多結晶シリコン１１２をＣＶＤで形成する。

【０００９】次に、反応性イオンエッチングを用いて多
結晶シリコン１１２をエッチングし、さらにＣＶＤ酸化
膜と内壁酸化膜１０９のエッチングを行うことにより、
図１２（ｂ）に示すようにエミッタ形成用の開口を行
う。この時、多結晶シリコン１１２とＣＶＤ酸化膜は開
口部（多結晶シリコン酸化膜１０７ａを除去した部分の
開口部）の側壁にのみサイドウォールとして残り、窒化
膜１０６ａと窒化膜１０６ｂで画定される開口部よりも
狭いエミッタ形成用の開口部がセルフアラインで開口さ
れる。又、この時同時に、図１２（ｂ）に示すようにコ
レクタ電極多結晶シリコン１０５ｃが露出する。

【００１０】次に、全面に３０００Å程度の多結晶シリ
コン１１３を堆積し、表面に２００Å程度の酸化膜を形
成した後、多結晶シリコン１１３に砒素を１×１０¹⁶原
子／cm²程度イオン注入する。

【００１１】次に、多結晶シリコン１１３表面の酸化
膜、前記多結晶シリコン１１３、窒化膜１０６ａ，１０
６ｂをエッチングし、多結晶シリコン１１３を図１２
（ｃ）に示すように前記エミッタ形成用開口部およびそ
の周辺部分にのみ残す。その後、熱処理により多結晶シ
リコン１１３からの拡散で活性ベース１１１中にエミッ
タ１１４を形成する。

【００１２】次に、多結晶シリコン１０５ａ，１０５
ｂ，１１３の表面の薄い酸化膜を除去後、白金を蒸着
し、熱処理を行って図１２（ｃ）に示すように多結晶シ
リコン１０５ａ，１０５ｂ，１０５ｃ，１１３表面に白
金シリサイド１１５を形成する。この時、抵抗上などシ
リサイド化しない部分には、上記薄い酸化膜を残してお
く。また、酸化膜上に未反応のまま残った白金は王水に
よって除去する。その後、同図に示すように全面にＣＶ
Ｄ酸化膜１１６を堆積させ、コンタクトホールの開口を
行い、金属電極配線１１７の形成を行う。

【００１３】以上のような製造方法によれば、多結晶シ
リコンの選択酸化領域にエミッタを形成し、該酸化領域
に隣接する残存多結晶シリコンからの拡散により高濃度
不活性ベースを形成するので、高濃度不活性ベースとエ
ミッタとの間隔を著しく縮小することができ、また最小
設計寸法よりも幅の狭いエミッタを容易に形成すること
ができる。又、ベース領域全体の幅は、最小設計寸法の
三倍でよいためベース・コレクタ接合容量を低減する事
ができる。又、エミッタ接合のほとんど全てが、低濃度
の活性ベースとの接合であり、エミッタ幅の縮小と相俟
ってエミッタ・ベース接合容量も減少される。

【００１４】また、最大接合深さは０．３μｍ以下とす
ることができるので、エピタキシャル層を１μｍまたは
それ以下に薄膜化することができ、キャリアのコレクタ
空乏層走行時間が短縮する。又、上述の接合容量の減少
によりコレクタ時定数、エミッタ時定数が短縮し、これ
らにより電流利得帯域幅積を向上させることができる。
そして、このようにトランジスタのベース抵抗、寄生容
量を低減し、電流利得帯域幅積を向上させることができ
るので、著しい高速化を達成することができるという特
長を有している。

【００１５】

【発明が解決しようとする課題】しかしながら、以上述
べたような従来の製造方法では、以下に述べるような問
題点がある。バイポーラ・トランジスタ回路の遅延時間
ｔ_pdは、数１（ただし、τ_TRS：トランジスタの伝搬遅
延時間、Ｃ_L：負荷容量、ΔＶ：論理振幅、Ｉ：電流）
であらわされる。

【数１】ここで、負荷容量Ｃ_Lは、接合容量や配線容量等の合計
で回路形成などにより大幅に変化する。また、論理振幅
ΔＶはノイズマージンを考慮すると一般に0.５Ｖ程度と
なっている。したがって、数１の右辺第２項を小さくす
るには、電流Ｉを大きくする必要がある。ところが、上
記従来の製造方法によるトランジスタのように、自己整
合技術によりエミッタ面積を縮小したトランジスタに電
流を多く流すと、エミッタの電流密度が増加し、特性に
大きな影響を与えることになる。すなわち、エミッタ接
地電流増幅率が、エミッタの電流密度が増加すると共に
低下するという問題が発生する。したがって、回路とし
て高速動作が可能な電流を設定すると、トランジスタの
特性が劣化し、逆にトランジスタの特性に電流を合わせ
ると、容量などが高速性を妨げることになる。

【００１６】この発明は上記の点に鑑みなされたもの
で、容量を増加させることなく高電流域でのトランジス
タ性能の劣化を防ぐことができる、より高性能なトラン
ジスタを得ることのできるバイポーラ型半導体装置およ
びその製造方法を提供することを目的とする。

【００１７】また、この発明は、従来の製造方法がマル
チエミッタのトランジスタを製造することが著しく困難
であるため、Ｉ²Ｌ（Integrated Injection Logic）回
路を製造することができないという問題点を除去して、
マルチエミッタトランジスタを容易に製造することがで
きるバイポーラ型半導体装置の製造方法を提供すること
を目的とする。

【００１８】さらにこの発明は、従来技術でラテラルト
ランジスタを得る際、埋込層を経由して、素子形成領域
と分離された領域からベース電極を取り出す必要がある
という問題点を除去して、より素子面積を縮小でき、高
集積化が可能となるバイポーラ型半導体装置およびその
製造方法を提供するとを目的とする。

【００１９】

【課題を解決するための手段】この発明では、素子形成
領域である島領域上に、一部を囲むように形成され、従
来ベース電極として且つ不活性ベースの拡散源として用
いた多結晶半導体パターンを用いて、島領域内に、該島
領域の外周に沿ってエミッタ領域を形成する。

【００２０】また、前記多結晶半導体パターンを選択酸
化で形成する際、島領域上に、上から見て複数に分割さ
れるように形成し、この分割された各多結晶半導体パタ
ーンからの不純物拡散でエミッタ領域を複数個形成す
る。

【００２１】また、前記多結晶半導体パターンを選択酸
化で形成する際、選択酸化膜を挾んで左右一対多結晶半
導体パターンを形成し、この一対の多結晶半導体パター
ンからの不純物拡散によりエミッタ領域およびコレクタ
領域を形成する一方、前記選択酸化膜を除去し、この部
分から多結晶半導体によりベース電極を引出す。

【００２２】

【作用】従来ベース電極として用いた多結晶半導体パタ
ーンを用いて島領域内に、該島領域の外周に沿ってエミ
ッタ領域を形成すれば、従来と同一の島領域面積（従来
と同一の素子面積、同一のベース面積）において、エミ
ッタ面積の比率を従来の約８％から８０％程度まで大き
くできる。したがって、容量を増大させることなく、高
電流域でのトランジスタ性能の劣化を防ぐと共に、エミ
ッタ接地電流増幅率を更に大きくすることができ、トラ
ンジスタの駆動能力が大きくなる。

【００２３】また、前記多結晶半導体パターンを複数に
分割して形成し、この分割された各多結晶半導体パター
ンからの不純物拡散でエミッタ領域を形成すれば、エミ
ッタの分割が容易にでき、マルチエミッタトランジスタ
が容易に形成される。

【００２４】さらに前記多結晶半導体パターンを選択酸
化膜を挾んで左右一対として形成し、この一対の多結晶
半導体パターンからの不純物拡散でエミッタ領域および
コレクタ領域を形成する一方、前記選択酸化膜を除去
し、この部分から多結晶半導体によりベース電極を引出
せば、ラテラルトランジスタを、そのベース電極を素子
形成領域の表面から引出して形成できる。

【００２５】

【実施例】以下この発明の実施例を図面を参照して説明
する。図１〜図３はこの発明の第１の実施例を示す工程
断面図である。この第１の実施例を説明すれば、まず図
１（Ａ）に示すようにＰ^-型シリコン基板２０１にＮ⁺
型埋込層２０２を形成後、Ｎ^-型エピタキシャル層を成
長させ、その一部を素子分離用酸化膜２０３に変換する
ことにより、エピタキシャル層の第１，第２の島領域２
０４ａ，２０４ｂを形成する。第１の島領域２０４ａは
素子形成領域、第２の島領域２０４ｂはコレクタ電極引
出し領域である。次に第２の島領域２０４ｂにＰ（リ
ン）を導入して該領域をＮ⁺型領域とした後、第１，第
２の島領域２０４ａ，２０４ｂおよび素子分離用酸化膜
２０３上の全面、すなわち導体基体上の全面に多結晶シ
リコン膜２０５を２０００〜３０００Å厚に形成し、さ
らにその表面にシリコン酸化膜２０６を約２００Å厚に
形成する。

【００２６】次いで、イオン注入法を用いて多結晶シリ
コン膜２０５中にＢ（ボロン）を導入する。この時、イ
オン注入の条件は、例えば加速エネルギー４０keV ，ド
ーズ量１．５×１０¹⁴cm^-2とする。その後、シリコン酸
化膜２０６上にシリコン窒化膜をＣＶＤ法（化学的気相
成長法）を用いて形成し、さらにそのシリコン窒化膜の
パターニングを公知のホトリソ・エッチング技術を用い
て行うことにより、図１（Ｂ）に示すようにシリコン窒
化膜パターン２０７ａ，２０７ｂを形成する。そして、
このシリコン窒化膜パターン２０７ａ，２０７ｂの耐酸
化性を利用して多結晶シリコン膜２０５の選択酸化を行
うことにより、図１（Ｃ）に示すように多結晶シリコン
パターン２０５ａ，２０５ｂを形成する。ここで、多結
晶シリコンパターン２０５ｂは、第２の島領域２０４ｂ
上にコレクタ電極多結晶シリコンとして形成される。ま
た、多結晶シリコンパターン２０５ａは、第１の島領域
２０４ａ上に、その中央部の選択酸化膜２０８ａを囲ん
で、かつ周囲の素子分離用酸化膜２０３上に延在して形
成される。また、この選択酸化時、多結晶シリコン膜２
０５からのＢ（ボロン）の拡散で第１の島領域２０４ａ
の全表面部内にベース領域としてのＰ型領域２０９が形
成される。コレクタ電極引出しとなる第２の島領域２０
４ｂの部分は不純物濃度の関係でＮ型の導電型のままで
ある。

【００２７】次に、シリコン窒化膜パターン２０７ａ，
２０７ｂ及びシリコン酸化膜２０６を介して多結晶シリ
コンパターン２０５ａ，２０５ｂ中にＡｓ（ヒ素）をイ
オン注入法を用いて導入する。この時、イオン注入の条
件は、加速エネルギー２００keV,ドーズ量２．０×１０
¹⁶cm^-2とする。この加速エネルギーでは第１，第２の島
領域２０４ａ，２０４ｂまでＡｓ（ヒ素）が到達するこ
とはない。その後、将来ベース電極の引出し部となる部
分の前記選択酸化膜２０８ａのみを図２（Ａ）に示すよ
うに選択的に除去し、開口部２１０を形成する。

【００２８】次に、ＣＶＤ法を用いて図２（Ｂ）に示す
ようにシリコン酸化膜２１１を１０００Å程度全面に形
成し、続けて多結晶シリコン膜２１２を２０００〜３０
００Å程度全面に形成する。その後、ＲＩＥ（反応性イ
オンエッチング）を用いて多結晶シリコン膜２１２をエ
ッチバックすることにより、図２（Ｃ）に示すように多
結晶シリコンのサイドウォール２１２ａを前記開口部２
１０の側壁に形成し、続いてこの多結晶シリコンのサイ
ドウォール２１２ａをエッチングのマスクとして用いて
シリコン酸化膜２１１をエッチングしてＰ型領域２０９
を露出させる。これらにより、Ｐ型領域２０９上の中央
部には、前記開口部２１０を自己整合的に縮小させた開
口部２１３が得られる。

【００２９】次に、全面に多結晶シリコンを生成し、さ
らにそれにＢ（ボロン）を導入したのち、公知のホトリ
ソグラフィ技術とエッチング技術を用いて該多結晶シリ
コンのパターニングを行うことにより、該多結晶シリコ
ンを図３（Ａ）に示すように前記開口部２１３およびそ
の周辺部分にのみベース電極多結晶シリコン２１４とし
て残す。その後、熱酸化法を用いてベース電極多結晶シ
リコン２１４の表面にシリコン酸化膜２１５を形成す
る。そして、そのシリコン酸化膜２１５と選択酸化膜２
０８ｂ，２０８ｃをマスクとして用いて熱リン酸でシリ
コン窒化膜パターン２０７ａの露出部と露出シリコン窒
化膜パターン２０７ｂの全体を除去する。このとき、ベ
ース電極多結晶シリコン２１４からＢ（ボロン）がＰ型
領域２０９中に拡散して、Ｐ型領域２０９中にベース電
極引出し領域としてのＰ⁺型領域２１６が形成される。
また、主にこのとき多結晶シリコンパターン２０５ａか
らＰ型領域２０９にＡｓ（ヒ素）が拡散して、該Ｐ型領
域２０９内に図４に示すように該Ｐ型領域２０９の外周
部（島領域２０４ａの外周部でもある）に沿ってエミッ
タ領域としてのＮ⁺型領域２１７が形成される。その後
は図３（Ｂ）に示すようにＣＶＤ法を用いてシリコン酸
化膜２１８を全表面に形成し、コンタクトホールを開孔
し、金属配線２１９ａ，２１９ｂ，２１９ｃを形成す
る。

【００３０】次にこの発明の第２の実施例を図５および
図６を参照して説明する。この第２の実施例はＮＰＮ型
マルチエミッタトランジスタとラテラルＰＮＰトランジ
スタを同時に形成し、Ｉ²Ｌ回路を構成する場合であ
る。この第２の実施例においては、ＮＰＮ型マルチエミ
ッタトランジスタのコレクタ電極引出し部分は第１の実
施例と同一であるから、図示および説明を省略する。

【００３１】第２の実施例を説明すると、まず図５
（Ａ）に示すようにＰ^-型シリコン基板３０１にＮ⁺型
埋込層３０２を形成後、Ｎ^-型エピタキシャル層を成長
させ、その一部を素子分離用酸化膜３０３に変換するこ
とにより、エピタキシャル層の島領域３０４を形成す
る。次に島領域３０４および素子分離用酸化膜３０３の
表面、すなわち半導体基体の表面に公知のホトリソグラ
フィ技術によってレジストパターン３０５を形成し、そ
のレジストパターン３０５をマスクとして島領域３０４
の一部領域３０４ａに、該島領域３０４を第１の領域３
０４ｂと第２の領域３０４ｃに分割するようにＰ（リ
ン）をイオン注入法で導入する。この時、イオン注入
は、加速エネルギー４０keV ，ドーズ量１０¹³〜１０¹⁴
cm^-2で行う。なお、このリンが導入された島領域の一部
領域３０４ａは、将来ラテラルＰＮＰトランジスタのベ
ース領域となる。

【００３２】次にレジストパターン３０５を除去後、島
領域３０４および素子分離用酸化膜３０３上の全面、す
なわち半導体基体上の全面に図５（Ｂ）に示すように多
結晶シリコン膜３０６を２０００〜３０００Å厚に生成
し、さらにその表面に約２００Å厚にシリコン酸化膜３
０７を形成する。そして、そのシリコン酸化膜３０７を
通してイオン注入法を用いて多結晶シリコン膜３０６中
にＢ（ボロン）を導入する。この時、イオン注入の条件
は、例えば加速エネルギー４０keV,ドーズ量1.５×１０
¹⁴cm^-2とする。しかる後、シリコン酸化膜３０７上にＣ
ＶＤ法（化学的気相成長法）とホトリソ・エッチング法
でシリコン窒化膜パターン３０８ａ，３０８ｂを形成す
る。そして、このシリコン窒化膜パターン３０８ａ，３
０８ｂをマスクとして多結晶シリコン膜３０６の選択酸
化を行うことにより、図5(Ｃ）に示すように多結晶シリ
コンパターン３０６ａ，３０６ｂを形成する。ここで、
多結晶シリコンパターン３０６ａは、前記島領域の第１
の領域３０４ｂ上に、選択酸化膜３０９ａを囲んで、か
つ一部が素子分離用酸化膜３０３上に延在して形成され
る。また、多結晶シリコンパターン３０６ｂは、前記島
領域の第２の領域３０４ｃ上に、選択酸化膜３０９ｂを
囲んで、かつ一部が素子分離用酸化膜３０３上に延在し
て形成される。さらに、多結晶シリコンパターン３０６
ｂは前記選択酸化膜３０９ｂの周囲に、上から見て例え
ば４つに分割されて形成される。このように多結晶シリ
コンパターン３０６ｂを形成するには、選択酸化のマス
クとしてのシリコン窒化膜パターン３０８ｂを同形状に
形成しておくことによることは言うまでもない。また、
この選択酸化時、多結晶シリコン膜３０６からＢ（ボロ
ン）が島領域３０４に拡散されて、第１の領域３０４ｂ
の全表面部にはラテラルＰＮＰトランジスタのエミッタ
としてのＰ型領域３１０ａが形成され、第２の領域３０
４ｃの全表面部にはＮＰＮ型マルチエミッタトランジス
タのベースとしてのＰ型領域３１０ｂ（ラテラルＰＮＰ
トランジスタのコレクタも兼ねる）が形成される。この
時、Ｐ（リン）をイオン注入してある島領域の一部領域
３０４ａは、不純物濃度の関係でＮ型の導電型のままで
ある。

【００３３】次に、ＮＰＮ型マルチエミッタトランジス
タのエミッタ電極多結晶シリコンとしての多結晶シリコ
ンパターン３０６ｂにシリコン窒化膜パターン３０８ｂ
及びシリコン酸化膜３０７を介してＡｓ（ヒ素）をイオ
ン注入法を用いて導入する。この時、加速エネルギーは
２００keV ，ドーズ量は２．０×１０¹⁶cm^-2とする。そ
の後，ＮＰＮ型マルチエミッタトランジスタのベース電
極の引出し部となる部分の選択酸化膜３０９ｂとラテラ
ルＰＮＰトランジスタのエミッタ電極の引出し部となる
部分の選択酸化膜３０９ａを図６（Ａ）に示すように除
去し、開口部３１１を形成する。その後は第１の実施例
と同様に開口部３１１の側壁に図6(Ｂ）に示すようにシ
リコン酸化膜３１２を挾んで多結晶シリコンのサイドウ
ォール３１３を形成し、開口部を縮小する。さらにその
縮小された開口部とその周辺部分に、ラテラルＰＮＰト
ランジスタのエミッタ電極およびＮＰＮ型マルチエミッ
タトランジスタのベース電極としてのＢ（ボロン）ドー
プの多結晶シリコン３１４を形成する。さらにその多結
晶シリコン３１４の表面にシリコン酸化膜３１５を形成
し、シリコン窒化膜パターン３０８ａ，３０８ｂの露出
部を熱リン酸で除去する。この時、ラテラルＰＮＰトラ
ンジスタ側では、多結晶シリコン３１４からのボロンの
拡散でＰ型領域３１０ａ内にエミッタ電極引出し領域と
してのＰ⁺型領域３１６ａが形成される。一方、ＮＰＮ
型マルチエミッタトランジスタ側では、多結晶シリコン
３１４からのボロン拡散でＰ型領域３１０ｂ内にベース
電極引出し領域としてのＰ⁺型領域３１６ｂが形成され
る。さらにＮＰＮ型マルチエミッタトランジスタ側で
は、多結晶シリコンパターン３０６ｂからのヒ素の拡散
により、Ｐ型領域３１０ｂ内に図７の平面図に示すよう
に４つに分割されて４つのエミッタ領域としてのＮ⁺型
領域３１７が形成される。その後はＣＶＤ法を用いてシ
リコン酸化膜３１８を全面に形成し、コンタクトホール
を開孔し、金属配線３１９ａ，３１９ｂ，３１９ｃ，３
１９ｄを形成する。

【００３４】図８および図９はこの発明の第３の実施例
を示す。この第３の実施例は、ベース電極を素子形成領
域の表面から引出してラテラルトランジスタを製造する
場合である。

【００３５】この第３の実施例を説明すると、まず図８
（Ａ）に示すようにＰ^-型シリコン基板４０１上にＮ^-
型エピタキシャル層を成長させ、その一部を素子分離用
酸化膜４０２に変換して、エピタキシャル層の島領域４
０３を形成する。次に、島領域４０３および素子分離用
酸化膜４０２上の全面、すなわち半導体基体上の全面に
多結晶シリコン膜４０４を２０００〜３０００Å厚に生
成させ、その表面に約２００Å厚にシリコン酸化膜４０
５を形成する。そして、そのシリコン酸化膜４０５を通
してイオン注入法で多結晶シリコン膜４０４中にＢ（ボ
ロン）を導入した後、ＣＶＤ法（化学的気相成長法）と
公知のホトリソ・エッチング技術を用いて左右一対シリ
コン窒化膜パターン４０６ａ，４０６ｂを形成する。

【００３６】次に、そのシリコン窒化膜パターン４０６
ａ，４０６ｂをマスクとして多結晶シリコン膜４０４を
選択酸化することにより、図８（Ｂ）に示すように島領
域４０３上に、選択酸化膜４０７を挾んで左右一対多結
晶シリコンパターン４０４ａ，４０４ｂを素子分離用酸
化膜４０２上に延在させて形成する。この時、多結晶シ
リコン膜４０４中に導入したＢ（ボロン）が島領域４０
３中に拡散して該島領域４０３の表面部にベースとして
のＰ型領域４０８が形成される。

【００３７】次に、シリコン窒化膜パターン４０６ａ，
４０６ｂ及びシリコン酸化膜４０５を介して多結晶シリ
コンパターン４０４ａ，４０４ｂ中にＡｓ（ヒ素）をイ
オン注入法を用いて導入する。この時、加速エネルギー
は２００keV,ドーズ量は2.０×１６¹⁶cm^-2とする。この
加速エネルギーでは島領域４０３までＡｓ（ヒ素）が到
達することはない。その後、将来ベース電極の引出し部
となる部分の選択酸化膜４０７を図８（Ｃ）に示すよう
に除去し、開口部４１７を形成する。

【００３８】その後は第１の実施例と同様に開口部４１
７の側壁に図９に示すようにシリコン酸化膜４０９を挾
んで多結晶シリコンのサイドウォール４１０を形成し、
開口部を縮小する。さらにその縮小された開口部とその
周辺部分に、ベース電極としてのＢ（ボロン）ドープの
多結晶シリコン４１１を形成する。さらにその多結晶シ
リコン４１１の表面にシリコン酸化膜４１２を形成し、
シリコン窒化膜パターン４０６ａ，４０６ｂの露出部を
熱リン酸で除去する。この時、多結晶シリコン４１１か
らボロンが拡散してＰ型領域４０８内にベース電極引出
し領域としてのＰ⁺型領域４１３が形成される。さらに
多結晶シリコンパターン４０４ａ，４０４ｂからのヒ素
の拡散により、Ｐ型領域４０８内に図１０の平面図にも
示すように左右一対エミッタ領域およびコレクタ領域と
してのＮ⁺型領域４１４が形成される。その後はＣＶＤ
法を用いてシリコン酸化膜４１５を全面に形成し、コン
タクトホールを開孔し、金属配線４１６ａ，４１６ｂ，
４１６ｃを形成する。

【００３９】

【発明の効果】以上詳細に説明したように、この発明に
よれば、従来、伝搬遅延時間を短縮するために素子面積
の縮小、特にエミッタ面積の縮小がなされてきたが、逆
に回路性能を発揮できない状況でトランジスタを動作せ
ざるを得ないという問題点を解決するために、素子面積
は増大させることなく、エミッタ面積を増加させるた
め、ベース電極として用いられ且つ不活性ベースの拡散
源として用い多結晶半導体パターンをエミッタの拡散源
として用いることにより、同一のベース面積において、
エミッタ面積の比率を従来の約８％から８０％程度まで
大きくできる。したがって、容量を増大させることな
く、高電流域でのトランジスタ性能の劣化を防ぐと共
に、エミッタ接地電流増幅率をさらに大きくすることが
でき、トランジスタの駆動能力が大きくなる。したがっ
て、回路的に最適な条件でトランジスタを動作させるこ
とが可能となり、伝搬遅延時間の短縮ができる。

【００４０】また、この発明によれば、前記多結晶半導
体パターンを選択酸化で形成する際、島領域上に、上か
ら見て複数に分割されるように形成し、この分割された
各多結晶半導体パターンからの不純物拡散でエミッタ領
域を形成することにより、エミッタの分割が容易とな
り、容易にマルチエミッタトランジスタを製造できる。
したがって、同一島領域内に逆タイプのトランジスタを
同時に形成してＩ²Ｌ回路を容易に得ることができるよ
うになる。このため、低消費電力で集積度の高い回路が
組めるようになり、集積回路装置の利用範囲が大幅に拡
がることが期待できる。

【００４１】また、この発明によれば、前記多結晶半導
体パターンを選択酸化で形成する際、選択酸化膜を挾ん
で左右一対として多結晶半導体パターンを形成し、この
一対の多結晶半導体パターンからの不純物拡散でエミッ
タおよびコレクタ領域を形成する一方、前記選択酸化膜
を除去した部分から多結晶半導体によりベース電極を引
出すことにより、ラテラルトランジスタを、そのベース
電極を素子形成領域の表面から引出して形成できる。こ
のため、容量を大幅に削減することができ、ラテラルト
ランジスタとして高速性能のすぐれたトランジスタが製
造可能で、素子面積も大幅に縮小されるため、素子の集
積度を高めることも期待できる。

【図面の簡単な説明】

【図１】この発明の第１の実施例の一部を示す工程断面
図である。

【図２】この発明の第１の実施例の一部を示す工程断面
図である。

【図３】この発明の第１の実施例の一部を示す工程断面
図である。

【図４】この発明の第１の実施例での要部の平面図であ
る。

【図５】この発明の第２の実施例の一部を示す工程断面
図である。

【図６】この発明の第２の実施例の一部を示す工程断面
図である。

【図７】この発明の第２の実施例での要部の平面図であ
る。

【図８】この発明の第３の実施例の一部を示す工程断面
図である。

【図９】この発明の第３の実施例の一部を示す工程断面
図である。

【図１０】この発明の第３の実施例での要部の平面図で
ある。

【図１１】従来の製造方法の一部を示す工程断面図であ
る。

【図１２】従来の製造方法の一部を示す工程断面図であ
る。

【符号の説明】

２０１，３０１，４０１Ｐ^-型シリコン基板２０４ａ，３０４，４０３島領域２０５，３０６，４０４多結晶シリコン膜２０５ａ，３０６ｂ，４０４ａ，４０４ｂ多結晶シリ
コンパターン２０９，３１０ｂ，４０８Ｐ型領域２１７，３１７，４１４Ｎ⁺型領域４０７選択酸化膜４１１多結晶シリコン４１３Ｐ⁺型領域

Claims

(57)【特許請求の範囲】

【請求項１】第1導電型の島領域を有する半導体基板
上に第２導電型の多結晶半導体膜を形成し、この多結晶
半導体膜の選択酸化を行うことにより、前記島領域上に
選択酸化膜を挟んで左右一対の多結晶半導体パターンを
形成し、同時に多結晶半導体膜からの不純物拡散で島領
域の表面内部にベースとしての第２導電型領域を形成
し、その後、前期一対の多結晶導電型パターンに第１導
電型不純物を導入して多結晶半導体パターンからの不純
物拡散で前期第２導電型領域内にエミッタおよびコレク
タとしての左右一対の第１導電型領域を形成する一方、
前期一対の多結晶半導体パターン間の選択酸化膜を除去
し、その部分に前期多結晶半導体パターンと絶縁して第
２導電型多結晶半導体を形成し、それからの不純物拡散
で前期第1導電型領域内にベース電極引出し領域として
の高濃度第2導電型領域を形成することを特徴とするバ
イポーラ半導体装置の製造方法。