JPS6129172A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6129172A JPS6129172A JP14953084A JP14953084A JPS6129172A JP S6129172 A JPS6129172 A JP S6129172A JP 14953084 A JP14953084 A JP 14953084A JP 14953084 A JP14953084 A JP 14953084A JP S6129172 A JPS6129172 A JP S6129172A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
-
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- H01L29/41708—Emitter or collector electrodes for bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、微細加工により高速化を図った半導体装置
、特に高周波トランジスタを中心とするバイポーラ型ト
ランジスタの製造方法に関するものである。
、特に高周波トランジスタを中心とするバイポーラ型ト
ランジスタの製造方法に関するものである。
（従来技術とその問題点）
従来より、高周波トランジスタは、ベース領域の幅を縮
少して、コレクタ・ベース接合容量を減少することによ
り、高周波化が進められてきた。
少して、コレクタ・ベース接合容量を減少することによ
り、高周波化が進められてきた。
まず、第２図ｆＡ）−（ＤＩに従来法による基本的な製
造工程の一例を示す。１はＳｉによる基板、 ２はＮ形
エピタキシャル層、３は”５ｉ０２の絶縁膜である。
造工程の一例を示す。１はＳｉによる基板、 ２はＮ形
エピタキシャル層、３は”５ｉ０２の絶縁膜である。
すなわち、第２図Ｎは、補償ベース領域４を形成゛した
状態を示し、同図（Ｂ）は真性ベース領域５を形成した
状態を、同図（Ｃ）はエミッタ領域６を形成した状態を
、同図の）はベース電極７および、エミッタ電極８の形
成を終った状態を示している。しかしながら、従来法に
よる製造方法では、パターンニング技術の限界が１μｍ
幅であっても、補償ベース領域４の開口に１μｍ、エミ
ッタ領域６の開口に１μｍ、さらにベース電極７とエミ
ッタ電極８の分離に１μｍを要求するため、同図０に示
すように補償ベース領域４と真性ベース領域５からなる
ベース領域の幅は、５μｍ以上と大きなものにならざる
を得なかった。
状態を示し、同図（Ｂ）は真性ベース領域５を形成した
状態を、同図（Ｃ）はエミッタ領域６を形成した状態を
、同図の）はベース電極７および、エミッタ電極８の形
成を終った状態を示している。しかしながら、従来法に
よる製造方法では、パターンニング技術の限界が１μｍ
幅であっても、補償ベース領域４の開口に１μｍ、エミ
ッタ領域６の開口に１μｍ、さらにベース電極７とエミ
ッタ電極８の分離に１μｍを要求するため、同図０に示
すように補償ベース領域４と真性ベース領域５からなる
ベース領域の幅は、５μｍ以上と大きなものにならざる
を得なかった。
（目的）
この発明の目的は、上記欠点を解消し、微細なベース領
域内にサブミクロン幅の超微細なエミッタ領域を形成す
る方法を提供することにある。
域内にサブミクロン幅の超微細なエミッタ領域を形成す
る方法を提供することにある。
（実施例）
この発明は、ベース領域、ならびにエミッタ領域の開口
をパターンニングで形成の後、エミッタ領域の開口側壁
を絶縁膜で狭めることにより、自己整合的に、微細な開
口を形成し、この開口を通してエミッタ領域を形成しよ
うとするものである。
をパターンニングで形成の後、エミッタ領域の開口側壁
を絶縁膜で狭めることにより、自己整合的に、微細な開
口を形成し、この開口を通してエミッタ領域を形成しよ
うとするものである。
以下７この発明を実施例を参照して詳細に説明する。第
１図は、この発明の実施例を説Ｆ３Ａ″ｊ′−るための
各工程における断面図である。まず、第１図（ト）テハ
、Ｓｉ基板上のＮ形エビタキンヤル層２の上に例えば５
ｉ０２膜（酸化膜）、８ｉ−Ｎ４膜（窒化膜）などのマ
スク形成の絶縁膜３を形成した後、この絶縁膜３に形成
すべきトランジスタのベース領域の開口９を形成する。
１図は、この発明の実施例を説Ｆ３Ａ″ｊ′−るための
各工程における断面図である。まず、第１図（ト）テハ
、Ｓｉ基板上のＮ形エビタキンヤル層２の上に例えば５
ｉ０２膜（酸化膜）、８ｉ−Ｎ４膜（窒化膜）などのマ
スク形成の絶縁膜３を形成した後、この絶縁膜３に形成
すべきトランジスタのベース領域の開口９を形成する。
ここで、開口９を通してＰ形不純物を導入してもよい。
次の第２図（ｆ３）の工程では、全面にベース電極とな
るＰポリシリコン１０を形成した後、ＯＶＤ法によるＳ
ｉｎ、膜１１を形成する。さらに、第２図０に示すよう
にこのＳｉＯ□膜１１膜間１９より内側に、開口１２を
形成し、方向性の良いイオンシーリングあるいは反応性
イオンエツチングなどのドライエツチング法により、開
口１２の部分のＰポリシリコンを除去する。次に第２図
０に示すように、酸化を行う。この際 ｐ＋ポリシリコ
ン１０からＰ形不純物が拡散し、ベース″補償となる領
域４が形成される。さらに、第２図（５）に示すように
、溝の底面のＳｉｎ、膜１１だけを除去できる選択エツ
チング法を用いて５ｉｎ２膜を除去し、エミッタ領域の
開口１３を形成する。このような選択エツチング法とし
ては、ステップカバレジの悪い付着物の堆積を伴う反応
性イオンエツチングを行うか、あるいはあらかじめステ
ップカバレジの悪い耐エツチング材料を堆積した後、方
向性の良いドライエツチングを行うことが好ましい。
るＰポリシリコン１０を形成した後、ＯＶＤ法によるＳ
ｉｎ、膜１１を形成する。さらに、第２図０に示すよう
にこのＳｉＯ□膜１１膜間１９より内側に、開口１２を
形成し、方向性の良いイオンシーリングあるいは反応性
イオンエツチングなどのドライエツチング法により、開
口１２の部分のＰポリシリコンを除去する。次に第２図
０に示すように、酸化を行う。この際 ｐ＋ポリシリコ
ン１０からＰ形不純物が拡散し、ベース″補償となる領
域４が形成される。さらに、第２図（５）に示すように
、溝の底面のＳｉｎ、膜１１だけを除去できる選択エツ
チング法を用いて５ｉｎ２膜を除去し、エミッタ領域の
開口１３を形成する。このような選択エツチング法とし
ては、ステップカバレジの悪い付着物の堆積を伴う反応
性イオンエツチングを行うか、あるいはあらかじめステ
ップカバレジの悪い耐エツチング材料を堆積した後、方
向性の良いドライエツチングを行うことが好ましい。
この開口１３を通してＰ形不純物を導入して真性ベース
領域５を形成する。さらに、第１図促）に示すように、
開口１３を通してＮ形不純物を導入し、エミッタ領域６
を形成した後、エミッタ電極１４を形成する。この際エ
ミッタ電極１４をＮ−−リシリコンで形成し、このＮ加
すシリコンを不純物拡散源としてエミッタ領域６を形成
しても良い。
領域５を形成する。さらに、第１図促）に示すように、
開口１３を通してＮ形不純物を導入し、エミッタ領域６
を形成した後、エミッタ電極１４を形成する。この際エ
ミッタ電極１４をＮ−−リシリコンで形成し、このＮ加
すシリコンを不純物拡散源としてエミッタ領域６を形成
しても良い。
以上のようにして、トランジスタを製造すると。
エミッタ電極に必要なマスクより、狭いエミッタ電極が
自己整合的に形成できるので２現在のパターンニング技
術の最小寸法を１μｍとすると、サブミクロン幅のエミ
ッタ領域が形成できる。
自己整合的に形成できるので２現在のパターンニング技
術の最小寸法を１μｍとすると、サブミクロン幅のエミ
ッタ領域が形成できる。
また、ベース領域、エミッタ領域を形成する際にイオン
注入法を用いて不純物を注入できるので。
注入法を用いて不純物を注入できるので。
不純物の濃度分布を制御し易い。
さらに、ベース領域形成以降に、熱酸化などの高温プロ
セスを用いないので、浅いベース領域およびエミッタ領
域が形成できるという利点もある。
セスを用いないので、浅いベース領域およびエミッタ領
域が形成できるという利点もある。
本発明は２本実施例のようにＮＰＮ トランジスタのみ
にとどまらず、ＰＮＰトランジスタにおいても有用性が
めることは言うまでもない。
にとどまらず、ＰＮＰトランジスタにおいても有用性が
めることは言うまでもない。
（効果）
以上説明したように、この発明によってトランジスタを
製造すると、サブミクロン幅のエミッタ領域が形成でき
る。
製造すると、サブミクロン幅のエミッタ領域が形成でき
る。
第１図は２本発明の詳細な説明するための各工程におけ
る断面図、第２図は、従来例を説明するための各工程に
おける断面図である。 １：８１基板、２：Ｎ形エピタキシャル層、３：絶縁膜
、４：補償ベース領域、５：真性ベース領域、６：エミ
ノタ領域、７：ベースｉＥ＆、８：エミノタ電極、９：
ベース領域の開口、 ｔｏ： Ｐ祿すシリコン＋ ’
１１． ： Ｓ １０２絶縁膜、１２：エミッタ領域の
開口部、１３：真性エミッタ領域の開口部。 １４：エミック電極。 第１図
る断面図、第２図は、従来例を説明するための各工程に
おける断面図である。 １：８１基板、２：Ｎ形エピタキシャル層、３：絶縁膜
、４：補償ベース領域、５：真性ベース領域、６：エミ
ノタ領域、７：ベースｉＥ＆、８：エミノタ電極、９：
ベース領域の開口、 ｔｏ： Ｐ祿すシリコン＋ ’
１１． ： Ｓ １０２絶縁膜、１２：エミッタ領域の
開口部、１３：真性エミッタ領域の開口部。 １４：エミック電極。 第１図
Claims (2)
- （１）第１導電型の半導体基板の一主面をマスク形成膜
で覆う工程と上記半導体基板の一主面のベース領域形成
予定部分上の上記マスク形成膜を選択的に除去して開口
を形成する工程と上記開口を形成後に前記ベース領域形
成予定部とオーミック接続するベース電極を前記一主面
に形成後この表面を酸化するとともに、前記第１導電型
基板内にベース領域を拡散形成する工程と、前記ベース
電極の前記開口の内側の前記ベース電極と絶縁膜を選択
的に除去して、エミッタ領域の開口を形成する工程と前
記エミッタ領域の開口を介して前記ベース領域内に第１
導電型の不純物を導入し、エミッタ領域を形成する工程
と、前記エミッタ領域の開口を介して上記エミッタ領域
とオーミック接続するエミッタ電極を形成する工程を含
んだ半導体装置の製造方法。 - （２）第１導電型の半導体基板の一主面をマスク形成膜
で覆う工程と、該半導体基板の一主面のベース領域形成
予定部分上の前記マスク形成膜を選択的に除去して開口
を形成する工程と上記開口を形成後に前記マスク形成膜
が存在する状態において、前記ベース領域形成予定部分
から第２導電形の不純物を導入して、上記半導体基板内
にコレクタ領域と接合するベース領域を形成する工程と
、上記ベース領域とオーミック接続するベース電極を前
記開口の側壁及び前記マスク形成膜の上に形成する工程
と、前記ベース電極の露出部分を絶縁膜で被覆し前記開
口の内側の上記ベース電極と絶縁膜を選択的に除去して
、エミッタ領域の開口を形成する工程と、前記エミッタ
領域の開口を介して上記ベース領域内に第１導電型の不
純物を導入し、エミッタ領域を形成する工程と前記エミ
ッタ領域の開口を介して上記エミッタ領域とオーミック
接続するエミッタ電極を形成する工程を含んだ半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14953084A JPS6129172A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14953084A JPS6129172A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6129172A true JPS6129172A (ja) | 1986-02-10 |
Family
ID=15477150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14953084A Pending JPS6129172A (ja) | 1984-07-20 | 1984-07-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188370A (ja) * | 1986-02-14 | 1987-08-17 | Matsushita Electronics Corp | トランジスタの製造方法 |
-
1984
- 1984-07-20 JP JP14953084A patent/JPS6129172A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62188370A (ja) * | 1986-02-14 | 1987-08-17 | Matsushita Electronics Corp | トランジスタの製造方法 |
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