JPS6246565A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6246565A JPS6246565A JP18572685A JP18572685A JPS6246565A JP S6246565 A JPS6246565 A JP S6246565A JP 18572685 A JP18572685 A JP 18572685A JP 18572685 A JP18572685 A JP 18572685A JP S6246565 A JPS6246565 A JP S6246565A
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- Japan
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- opening
- region
- film
- base
- forming
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、微細加工、高速度化を図った半導体装置、
ｔｖｆに高周波トランジスタを中心とするバイポーラ型
トランジスタの製造方法に関するものである。
ｔｖｆに高周波トランジスタを中心とするバイポーラ型
トランジスタの製造方法に関するものである。
（従来技術とその問題点）
従来より、高周波トランジスタは、ベース領域の幅を縮
少して、コレクターベース接合容量を減少することによ
り、高周波化が進められてきた。
少して、コレクターベース接合容量を減少することによ
り、高周波化が進められてきた。
まず、第３図■〜■）に従来法による基本的な製造工程
の一例を示す。すなわち第３図囚は、補償ベース領域４
を形成した状態を示し、同図（Ｂ）は、真性ベース領域
５を形成した状態を、同図（Ｃ）は、エミッタ領域６を
形成した状態を、同図の）は、ベース電極７およびエミ
ッタ電極８の形成を終った状態を示している。しかしな
がら、従来法による製造方法では、パターンニング技術
の限界が１μｍ幅であっても、補償ベース領域４の開口
に１μｍ、エミッタ領域６の開口に１μｍ、さらに、ベ
ース電極７とエミッタ電極８の分離に１μｍを要求する
ため。
の一例を示す。すなわち第３図囚は、補償ベース領域４
を形成した状態を示し、同図（Ｂ）は、真性ベース領域
５を形成した状態を、同図（Ｃ）は、エミッタ領域６を
形成した状態を、同図の）は、ベース電極７およびエミ
ッタ電極８の形成を終った状態を示している。しかしな
がら、従来法による製造方法では、パターンニング技術
の限界が１μｍ幅であっても、補償ベース領域４の開口
に１μｍ、エミッタ領域６の開口に１μｍ、さらに、ベ
ース電極７とエミッタ電極８の分離に１μｍを要求する
ため。
同図の）に示すように、補償ベース領域４と真性ベース
領域５から成るベース領域の幅は、５μｍ以上の大きな
ものにならざるを得ながった。
領域５から成るベース領域の幅は、５μｍ以上の大きな
ものにならざるを得ながった。
したがって、ベース領域の幅が大きくなり、コレクター
ベース容量を減少できないという欠点があった。
ベース容量を減少できないという欠点があった。
（目的）
この発明の目的は、上記欠点を解消し、微細なベース領
域内にサブミクロン幅の超微細なエミッタ領域を形成す
る方法を提供することにある。
域内にサブミクロン幅の超微細なエミッタ領域を形成す
る方法を提供することにある。
（実施例）
この発明は、ベース領域ならびにエミッタ領域の開口を
パターンニングで形成の後、エミッタ領域の開口側壁を
絶縁膜で狭めることにより、自己整合的に微細な開口を
形成し、この開口を通してエミッタ領域を形成しようと
するものである。
パターンニングで形成の後、エミッタ領域の開口側壁を
絶縁膜で狭めることにより、自己整合的に微細な開口を
形成し、この開口を通してエミッタ領域を形成しようと
するものである。
以下、この発明を実施例を参照して詳細に説明する。
第１図は、この発明の詳細な説明するための各工程にお
ける断面図である。まず、第１図囚でどの絶縁膜３を形
成した後、この絶縁膜３に形成すべきトランジスタのベ
ース領域の開口９を形成する。ここで、開口９を通して
Ｐ形不純物を導入してもよい。次の第１図（Ｉ３）の工
程では、全面にベース電極となるＰ＋ポリシリコン１ｏ
を形成した後。
ける断面図である。まず、第１図囚でどの絶縁膜３を形
成した後、この絶縁膜３に形成すべきトランジスタのベ
ース領域の開口９を形成する。ここで、開口９を通して
Ｐ形不純物を導入してもよい。次の第１図（Ｉ３）の工
程では、全面にベース電極となるＰ＋ポリシリコン１ｏ
を形成した後。
ＣＶＤ 法により酸化し絶縁膜９例えば、 ５ｉｎ２膜
１１性の良いイオンミ’）ングあるいは反応性イオンエ
ツチングなどのドライエツチング法により、開口１２０
部分の一ポリシリコン膜１ｏを除去する。
１１性の良いイオンミ’）ングあるいは反応性イオンエ
ツチングなどのドライエツチング法により、開口１２０
部分の一ポリシリコン膜１ｏを除去する。
次に、第１図の）に示すように、全面に例えばポリシリ
コン１３を形成し、さらに、第１図（Ｅ）に示すように
、このポリシリコン１３を酸化して５ｉｎ２ 膜（絶縁
膜）１４にする。ここで、第１図の）の工程を省き、絶
縁膜１４を形成しても良い。この際、Ｐ＋ポリシリコン
１０からＰ形不純物が拡散し、ベース補償となる領域４
が形成される。次に、第１図（Ｆ′）に示すように、溝
の側面のＳ ｉ０２膜１４だけを残し、他の部分の５ｉ
ｎ２膜１４を除去できる選択エツチング法を用いて５ｉ
ｎ２ 膜を除去し、エミッタ開口１５を形成する。この
ような選択エツチング法としては。
コン１３を形成し、さらに、第１図（Ｅ）に示すように
、このポリシリコン１３を酸化して５ｉｎ２ 膜（絶縁
膜）１４にする。ここで、第１図の）の工程を省き、絶
縁膜１４を形成しても良い。この際、Ｐ＋ポリシリコン
１０からＰ形不純物が拡散し、ベース補償となる領域４
が形成される。次に、第１図（Ｆ′）に示すように、溝
の側面のＳ ｉ０２膜１４だけを残し、他の部分の５ｉ
ｎ２膜１４を除去できる選択エツチング法を用いて５ｉ
ｎ２ 膜を除去し、エミッタ開口１５を形成する。この
ような選択エツチング法としては。
ステップカバレジの悪い付着物の堆積を伴う反応性イオ
ンエツチングを行うが、あるいは、あらかじめステップ
カバレジの悪い耐エツチング材料を堆積した後、方向性
の良いドライエツチングを行うことが望ましい。この際
、開口１２の底面上のＳ ｉＯ，、膜１４とＳｉｎ、、
膜１１上の５ｉｎ２ 膜の膜厚は同じであるから、
５ｉｎ２膜１１の膜厚は減少しない。また、絶縁膜１１
と１２を異種のものとし９選択エツチングを行なえば、
絶縁膜１１の膜厚は減少しない。
ンエツチングを行うが、あるいは、あらかじめステップ
カバレジの悪い耐エツチング材料を堆積した後、方向性
の良いドライエツチングを行うことが望ましい。この際
、開口１２の底面上のＳ ｉＯ，、膜１４とＳｉｎ、、
膜１１上の５ｉｎ２ 膜の膜厚は同じであるから、
５ｉｎ２膜１１の膜厚は減少しない。また、絶縁膜１１
と１２を異種のものとし９選択エツチングを行なえば、
絶縁膜１１の膜厚は減少しない。
この開口１５を通してＰ形不純物を導入して真性ベース
領域５を形成する。さらに、第１図（６）に示すように
開口１５通してＮ形不純物を導入し、エミッタ領域６を
形成した後、エミッタ電極１６を形成する。この際、エ
ミッタ電極１６を炉ポリシリコンで形成し、このＮ＋ポ
リシリコンを不純物拡散源としてエミッタ領域６を形成
しても良い。
領域５を形成する。さらに、第１図（６）に示すように
開口１５通してＮ形不純物を導入し、エミッタ領域６を
形成した後、エミッタ電極１６を形成する。この際、エ
ミッタ電極１６を炉ポリシリコンで形成し、このＮ＋ポ
リシリコンを不純物拡散源としてエミッタ領域６を形成
しても良い。
第２図は、この発明の他の実施例を説明する断面図であ
る。まず、第１図囚の次第２図囚の工程で、全面にベー
ス電極となるＰ＋−ポリシリコン１゜を形成した後、Ｃ
ＶＤ法による絶縁膜９例えば。
る。まず、第１図囚の次第２図囚の工程で、全面にベー
ス電極となるＰ＋−ポリシリコン１゜を形成した後、Ｃ
ＶＤ法による絶縁膜９例えば。
５Ｉｏ２膜１１を形成し、さらにポリシリコン１２を形
成する。後は第１図の工程と同じである。すなわち第２
図（Ｂ）に示すように、このポリシリコン１２に開口９
より内側に開口１３を形成し、方向性の良いドライエツ
チング法により、開口１３の部分の５ｉｎ２膜１１とヒ
ボリシリコン膜１２を除去する。
成する。後は第１図の工程と同じである。すなわち第２
図（Ｂ）に示すように、このポリシリコン１２に開口９
より内側に開口１３を形成し、方向性の良いドライエツ
チング法により、開口１３の部分の５ｉｎ２膜１１とヒ
ボリシリコン膜１２を除去する。
次に、第２図（Ｃ）に示すように、全面にポリシリコン
１４を形成し、さらに、第２図の）に示すように。
１４を形成し、さらに、第２図の）に示すように。
このポリシリコン１４を酸化して、 ５ｉｎ２膜（絶
縁膜）１５にする。ここで第１図（Ｃ１の工程を省き、
絶縁膜１５を形成しても良い。この際、Ｐ＋ポリシリコ
ン１０からＰ形不純物が拡散し、ベース補償となる領域
４が形成される。次に、第２図の）に示すように。
縁膜）１５にする。ここで第１図（Ｃ１の工程を省き、
絶縁膜１５を形成しても良い。この際、Ｐ＋ポリシリコ
ン１０からＰ形不純物が拡散し、ベース補償となる領域
４が形成される。次に、第２図の）に示すように。
溝の側面５１０２膜１５だけを残し、他の部分のＳｉＯ
２膜１５を除去できる選択エツチング法を用いて５ｉｎ
２膜を除去し、エミッタ開口１６を形成する。この際。
２膜１５を除去できる選択エツチング法を用いて５ｉｎ
２膜を除去し、エミッタ開口１６を形成する。この際。
第１図の例と異るのはポリシリコン１２が、耐エツチン
グ機となり、この下の５Ｉ０２膜１１の膜厚は減少しな
い。このため、 ５ｉｎ２膜１１の膜厚制御性が向上す
る。この開口１６を通してＰ形不純物を導入して真性ベ
ース領域５を形成する。さらに、第２図（Ｆｌに示すよ
うに開口１６通してＮ形不純物を導入し。
グ機となり、この下の５Ｉ０２膜１１の膜厚は減少しな
い。このため、 ５ｉｎ２膜１１の膜厚制御性が向上す
る。この開口１６を通してＰ形不純物を導入して真性ベ
ース領域５を形成する。さらに、第２図（Ｆｌに示すよ
うに開口１６通してＮ形不純物を導入し。
エミッタ領域６を形成した後、エミッタ電極１７を形成
する。この際、エミッタ電極１７をＰ＋ポリシリコンで
形成し、このＮ＋ポリシリコンを不純物拡散源としてエ
ミッタ領域６を形成しても良い。
する。この際、エミッタ電極１７をＰ＋ポリシリコンで
形成し、このＮ＋ポリシリコンを不純物拡散源としてエ
ミッタ領域６を形成しても良い。
以上のようにして、トランジスタを製造すると。
エミッタ開口に必要なマスクより狭いエミッタ領域が自
己整合的に形成できるので、現在のパターンニング技術
の最小寸法を１μｍとすると、サブミクロン幅のエミッ
タ領域が形成できる。また。
己整合的に形成できるので、現在のパターンニング技術
の最小寸法を１μｍとすると、サブミクロン幅のエミッ
タ領域が形成できる。また。
ベース領域、エミッタ領域を形成する際に、イオン注入
法を用いて不純物を導入できるので、不純物の濃度分布
を制御し易い。さらに、ベース領域形成以降に、熱酸化
などの高温プロセスを用いないので、浅いベース領域お
よびエミッタ領域が形成できるという利点もある。
法を用いて不純物を導入できるので、不純物の濃度分布
を制御し易い。さらに、ベース領域形成以降に、熱酸化
などの高温プロセスを用いないので、浅いベース領域お
よびエミッタ領域が形成できるという利点もある。
本発明は１本実施例のように、ＮＰＮトランジスタのみ
にとどまらず、ＰＮＰ）ランシスタニオいても有用性が
あることは言うまでもない。
にとどまらず、ＰＮＰ）ランシスタニオいても有用性が
あることは言うまでもない。
（効果）
以上説明したように、この発明によってトランジスタを
製造すると、サブミクロン幅のエミッタ領域が形成でき
ろ。
製造すると、サブミクロン幅のエミッタ領域が形成でき
ろ。
第１図囚〜（０，第２図囚〜［Ｆ］は、この発明の実施
例を、説明するための各工程における断面図、第３図囚
〜の）は、従来法を説明するための各工程における断面
図である。 図において、１：Ｓｉ基板、２：Ｎ形エピタキシャル層
、３：絶縁膜、４：補償ベース領域、５：真性ベース領
域、６：エミノタ領域、７：ベース電極、８：エミッタ
電極、９：ベース領域の開口。 １０：Ｐ＋ポリシリコン（ベース電極） 、 １１：Ｓ
ｉＯ２膜（絶縁膜）、１２：エミッタ領域の開口（パタ
ーンニングによる）、１３：ポリシリコン、 １４ ：
５ｉｎ２膜（１３ポリシリコンを酸化）、１５：真性
エミッタ領域の開口、 １６ ： Ｎ＋ポリシリコン（
エミッタ電極）。 第１ （Ｆ） 図
例を、説明するための各工程における断面図、第３図囚
〜の）は、従来法を説明するための各工程における断面
図である。 図において、１：Ｓｉ基板、２：Ｎ形エピタキシャル層
、３：絶縁膜、４：補償ベース領域、５：真性ベース領
域、６：エミノタ領域、７：ベース電極、８：エミッタ
電極、９：ベース領域の開口。 １０：Ｐ＋ポリシリコン（ベース電極） 、 １１：Ｓ
ｉＯ２膜（絶縁膜）、１２：エミッタ領域の開口（パタ
ーンニングによる）、１３：ポリシリコン、 １４ ：
５ｉｎ２膜（１３ポリシリコンを酸化）、１５：真性
エミッタ領域の開口、 １６ ： Ｎ＋ポリシリコン（
エミッタ電極）。 第１ （Ｆ） 図
Claims (2)
- （１）第１導電型の半導体基板の一主面をマスク形成膜
で覆う工程、上記半導体基板の一主面のベース領域形成
予定部分上の上記マスク形成膜を選択的に除去して開口
を形成する工程。 上記開口を形成後に上記マスク形成膜が存在する状態に
おいて、上記ベース領域形成予定部分から第２導電型の
不純物を導入して上記半導体基板内にコレクタ領域と接
合するベース領域を形成する工程、上記ベース領域とオ
ーミック接続するベース電極を上記開口の側壁及び上記
マスク形成膜の上に形成する工程、上記ベース電極の露
出部分を絶縁膜で被覆する工程、上記開口の内側の上記
絶縁膜及びベース電極を選択的に除去する工程、上記開
口の底面及び側壁及び上記絶縁膜の上に、絶縁膜を形成
する工程、上記開口の底面の絶縁膜を選択的に除去して
、エミッタ領域の開口を形成する工程、上記エミッタ領
域の開口を介して上記ベース領域内に第２導電形の不純
物を導入し、エミッタ領域を形成する工程、上記エミッ
タ領域の開口を介して上記エミッタ領域とオーミック接
続するエミッタ電極を形成する工程を含んだ半導体装置
の製造方法。 - （２）第１導電型の半導体基板の一主面をマスク形成膜
で覆う工程、上記半導体基板の一主面のベース領域形成
予定部分上の上記マスク形成膜を選択的に除去して開口
を形成する工程。 上記開口を形成後に上記マスク形成膜が存在する状態に
おいて、上記ベース領域形成予定部分から第２導電型の
不純物を導入して上記半導体基板内にコレクタ領域と接
合するベース領域を形成する工程、上記ベース領域とオ
ーミック接続するベース電極を上記開口の側壁及び上記
マスク形成膜の上に形成する工程、上記ベース電極の露
出部分を第１絶縁膜で被覆する工程、上記第１絶縁膜の
露出部分を、第２絶縁膜で被覆する工程、上記開口の内
側の上記第１、第２絶縁膜及びベース電極を選択的に除
去する工程、上記開口の底面及び側壁及び上記絶縁膜の
上に、さらに第２絶縁膜を形成する工程、上記開口の底
面の絶縁膜を選択的に除去して、エミッタ領域の開口を
形成する工程、上記エミッタ領域の開口を介して上記ベ
ース領域内に第２導電形の不純物を導入し、エミッタ領
域を形成する工程、上記エミッタ領域の開口を介して上
記エミッタ領域とオーミック接続するエミッタ電極を形
成する工程を含んだ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18572685A JPS6246565A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18572685A JPS6246565A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246565A true JPS6246565A (ja) | 1987-02-28 |
Family
ID=16175778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18572685A Pending JPS6246565A (ja) | 1985-08-26 | 1985-08-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6246565A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421962A (en) * | 1987-07-16 | 1989-01-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPH04159720A (ja) * | 1990-10-23 | 1992-06-02 | Nec Corp | バイポーラトランジスタの製造方法 |
-
1985
- 1985-08-26 JP JP18572685A patent/JPS6246565A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6421962A (en) * | 1987-07-16 | 1989-01-25 | Mitsubishi Electric Corp | Semiconductor device |
| JPH04159720A (ja) * | 1990-10-23 | 1992-06-02 | Nec Corp | バイポーラトランジスタの製造方法 |
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