JPH02296338A - 横型トランジスタ及びその製造方法 - Google Patents
横型トランジスタ及びその製造方法Info
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- JPH02296338A JPH02296338A JP2096651A JP9665190A JPH02296338A JP H02296338 A JPH02296338 A JP H02296338A JP 2096651 A JP2096651 A JP 2096651A JP 9665190 A JP9665190 A JP 9665190A JP H02296338 A JPH02296338 A JP H02296338A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
-
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/763—Polycrystalline semiconductor regions
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S148/05—Etch and refill
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、−射的には半導体素子に関し、特番こ横型ト
ランジスタとその製造方法に関する。
ランジスタとその製造方法に関する。
Ｂ 従来技術
欧州特許（ＥＰＡ）第０１５２１１６号に述べられてい
る横型トランジスタでは、ベース領域が、Ｎ型エピタキ
シャル層の表面にパターンが形成された、盛り上がった
メサ領域に形成される。
る横型トランジスタでは、ベース領域が、Ｎ型エピタキ
シャル層の表面にパターンが形成された、盛り上がった
メサ領域に形成される。
Ｐ型のエミッタ領域、コレクタ領域は、ベース領域の両
側面に沿って形成されドープされたポリシリコン領域を
介して、ベース領域の両側面に拡散される。一般に、盛
り七がったメサ領域には、対称度の高い狭いベース領域
を形成できるなど、本来的に他の横型トランジスタの構
造を上回るメリットがある。このベース領域では、１〜
ランジスタの周波数と利得の特性が向上する。
側面に沿って形成されドープされたポリシリコン領域を
介して、ベース領域の両側面に拡散される。一般に、盛
り七がったメサ領域には、対称度の高い狭いベース領域
を形成できるなど、本来的に他の横型トランジスタの構
造を上回るメリットがある。このベース領域では、１〜
ランジスタの周波数と利得の特性が向上する。
しかし、上記の欧州特許で説明されているプロセスには
、プロセスの実用化が難しく、実用化に適さない処理工
程がある。またこのような処理工程からは最適な素子は
得られない。特にそのプロセスでは、後工程で形成され
るポリシリコン接点の下のメサ領域の下端に沿って、厚
い熱酸化層を成長させなければならない。この熱酸化層
は、素子の応力を増大させ、これが欠陥につながる。ま
た、フォトリソグラフィによって素子接点を形成するの
も問題である。これは、リソグラフィによって形成され
た構造の解像度を制限し、その結果、素子の最小サイズ
が制限される、このほか、日立のプロセスと素子には以
下に述べるような欠点がある。
、プロセスの実用化が難しく、実用化に適さない処理工
程がある。またこのような処理工程からは最適な素子は
得られない。特にそのプロセスでは、後工程で形成され
るポリシリコン接点の下のメサ領域の下端に沿って、厚
い熱酸化層を成長させなければならない。この熱酸化層
は、素子の応力を増大させ、これが欠陥につながる。ま
た、フォトリソグラフィによって素子接点を形成するの
も問題である。これは、リソグラフィによって形成され
た構造の解像度を制限し、その結果、素子の最小サイズ
が制限される、このほか、日立のプロセスと素子には以
下に述べるような欠点がある。
米国特許第４６８８０７３号、同４７４３５６５号（い
ずれもＧｏｔｈ他に付与）は、盛り」二がった台形の半
導体に形成された横型トランジスタを示している。コレ
クタとエミッタの領域は、ドープされたポリシリコン層
を介して台形半導体の両側面に拡散される。ただ、こう
して形成された構造の欠点として、素子領域が平坦でな
く、接点を作るのが難しい。
ずれもＧｏｔｈ他に付与）は、盛り」二がった台形の半
導体に形成された横型トランジスタを示している。コレ
クタとエミッタの領域は、ドープされたポリシリコン層
を介して台形半導体の両側面に拡散される。ただ、こう
して形成された構造の欠点として、素子領域が平坦でな
く、接点を作るのが難しい。
米国特許第４６６３８３１号は、各素子領域に対してＬ
型のポリシリコン接点が得られるよう形成された垂直バ
イポーラ半導体を示している。
型のポリシリコン接点が得られるよう形成された垂直バ
イポーラ半導体を示している。
米国特許第３６００６５１号明細書は、単結晶の素子領
域との接点にポリシリコンの素子を用いた様々なトラン
ジスタ構造を示している。
域との接点にポリシリコンの素子を用いた様々なトラン
ジスタ構造を示している。
［横型ＰＮＰの利得帯域幅積（Ｌａｔｅｒａｌ Ｐ Ｎ
Ｐｗｉｔｈ Ｇａ１ｎ Ｂａｎｄｗｉｄｔｈ Ｐｒｏ
ｄｕｃｔ；）と題したＩＢＭテクニカル・ブレティン（
Ｉ Ｂ Ｍ ＴｅｃｈｎｉｃａｌＢｕｌｌｅｔｉｎ）
、 １９７０年１１月号、Ｖｏｌ、 １３、Ｎ。
Ｐｗｉｔｈ Ｇａ１ｎ Ｂａｎｄｗｉｄｔｈ Ｐｒｏ
ｄｕｃｔ；）と題したＩＢＭテクニカル・ブレティン（
Ｉ Ｂ Ｍ ＴｅｃｈｎｉｃａｌＢｕｌｌｅｔｉｎ）
、 １９７０年１１月号、Ｖｏｌ、 １３、Ｎ。
３．１４５７頁の記事は、横型ＰＮＰトランジスタを示
しているという点で興味深い。欧州特許第００５２０３
８号は、横型ＮＰＮ Ｉ−ランジスタを示していて興味
深い。
しているという点で興味深い。欧州特許第００５２０３
８号は、横型ＮＰＮ Ｉ−ランジスタを示していて興味
深い。
Ｃ発明が解決しようとする問題点
本発明の目的は、改良された新しい横型トランジスタと
その製造方法を提供することにある。
その製造方法を提供することにある。
本発明の目的には、半導体基板に過大な応力をかけない
方法を提供することも含まれる。
方法を提供することも含まれる。
本発明の目的には、重要素子の大きさがフォトリソグラ
フィの解像度によって制限されない方法を提供すること
も含まれる。
フィの解像度によって制限されない方法を提供すること
も含まれる。
Ｄ９問題点を解決するための手段
本発明により、改良された新しい横型トランジスタの製
造方法が提供される。この方法は次のステップを含む。
造方法が提供される。この方法は次のステップを含む。
第１導電型の素子領域を含む半導体物質の基体を準備す
るステップ、素子領域の表面にパターンを形成して、第
１のトランジスタ領域を形成するスデップ、第１のトラ
ンジスタ領域を囲む素子領域のパターンが形成された部
分を、第１のトランジスタ領域の表面と同程度の高さに
まで絶縁物質で埋めるステップ、絶縁物質の各部を除去
して、第１のトランジスタ領域の両側面にほぼ接する一
対の溝をバａ成するステップ、一対の溝に、第２導電型
のドープされた導電物質を埋め込むステップ、および半
導体の基体をアニール処理することに、ｌっで、第２導
電型の第２及び第３のトランジスタ領域を形成するステ
ップである。
るステップ、素子領域の表面にパターンを形成して、第
１のトランジスタ領域を形成するスデップ、第１のトラ
ンジスタ領域を囲む素子領域のパターンが形成された部
分を、第１のトランジスタ領域の表面と同程度の高さに
まで絶縁物質で埋めるステップ、絶縁物質の各部を除去
して、第１のトランジスタ領域の両側面にほぼ接する一
対の溝をバａ成するステップ、一対の溝に、第２導電型
のドープされた導電物質を埋め込むステップ、および半
導体の基体をアニール処理することに、ｌっで、第２導
電型の第２及び第３のトランジスタ領域を形成するステ
ップである。
本発明により、改良された新しい横型トランジスタが提
供される。これは、表面の形状を決定し、第１導電型を
持つ素子領域を含む半導体物質の基体と、第１導電型を
持つ第１のトランジスタ領域を含む素子領域の表面にパ
ターンが形成され、第２導電型を持つ第２及び第３のト
ランジスタ領域によって両側面のおおよその境界が決め
られるメサ領域と、素子領域の表面に位置し、その表面
とほぼ水平であって、第２及び第３のトランジスタ領域
のそれぞれから離隔することで、両者間に第１と第２の
溝を形成する絶縁物質の第１及び第２の領域と、絶縁物
質の第１及び第２の領域のそれぞれに重なり、第１及び
第２の溝の−Ｌ部のそれぞれにほぼ接する導電物質の第
１及び第２の層と、第１及び第２の溝を埋め、第２及び
第３のトランジスタ領域のそれぞれと、導電物質の第１
及び第２の層のそれぞれとを結ぶ導電リンクを形成する
ドープされた導電物質の第１及び第２の領域とを備える
。
供される。これは、表面の形状を決定し、第１導電型を
持つ素子領域を含む半導体物質の基体と、第１導電型を
持つ第１のトランジスタ領域を含む素子領域の表面にパ
ターンが形成され、第２導電型を持つ第２及び第３のト
ランジスタ領域によって両側面のおおよその境界が決め
られるメサ領域と、素子領域の表面に位置し、その表面
とほぼ水平であって、第２及び第３のトランジスタ領域
のそれぞれから離隔することで、両者間に第１と第２の
溝を形成する絶縁物質の第１及び第２の領域と、絶縁物
質の第１及び第２の領域のそれぞれに重なり、第１及び
第２の溝の−Ｌ部のそれぞれにほぼ接する導電物質の第
１及び第２の層と、第１及び第２の溝を埋め、第２及び
第３のトランジスタ領域のそれぞれと、導電物質の第１
及び第２の層のそれぞれとを結ぶ導電リンクを形成する
ドープされた導電物質の第１及び第２の領域とを備える
。
このような目的は、本発明の他の目的、特徴、利点も含
めて、以下の説明と各図から明らかになろう。
めて、以下の説明と各図から明らかになろう。
１：、、実施例
第１Ａ図では、シリコン半導体の基体／デツプ１０にＰ
−基板層１２が含まれる。この層は、納品配向が１００
、抵抗率が約１５０・ｃｍのものが望ましい。Ｎ゛埋め
込み層１４は、Ｎ′″−ｒオンを層１２の表面に注入あ
るいは拡散させて形成される。この後、層１４の上には
Ｎエビタギシャル層１６が被着される。層１４は、層Ｊ
２の上部から層１６の下部まで拡散され、第１Ａ図に示
す３層のチップ１０が形成される。層１４は、形成後、
約ｌＸｌ０”原子／ｃＩｎ′の濃度になる。層１６は、
従来のエピタキシャル成長法によって形成され、約ｌＸ
ｌ０１６原子／ ｃ ｒｒ？の濃度になる。
−基板層１２が含まれる。この層は、納品配向が１００
、抵抗率が約１５０・ｃｍのものが望ましい。Ｎ゛埋め
込み層１４は、Ｎ′″−ｒオンを層１２の表面に注入あ
るいは拡散させて形成される。この後、層１４の上には
Ｎエビタギシャル層１６が被着される。層１４は、層Ｊ
２の上部から層１６の下部まで拡散され、第１Ａ図に示
す３層のチップ１０が形成される。層１４は、形成後、
約ｌＸｌ０”原子／ｃＩｎ′の濃度になる。層１６は、
従来のエピタキシャル成長法によって形成され、約ｌＸ
ｌ０１６原子／ ｃ ｒｒ？の濃度になる。
酸化層１８は、従来の熱酸化法により、層１６の表面に
約１００ナノメートル（ｎｍ）の厚さに形成される。窒
化層２０は、従来のＣＶＤ法により、層１８の表面に約
］、 ００ ｎ ｍの厚さに形成される。層２０の表面
には、従来のＣＶ’ Ｄ法により、別の酸化層（図示な
し）が約６０’Ｏｎｍの厚さに形成される、。
約１００ナノメートル（ｎｍ）の厚さに形成される。窒
化層２０は、従来のＣＶＤ法により、層１８の表面に約
］、 ００ ｎ ｍの厚さに形成される。層２０の表面
には、従来のＣＶ’ Ｄ法により、別の酸化層（図示な
し）が約６０’Ｏｎｍの厚さに形成される、。
層１８．２０および上部の酸化層が形成されると、層２
０の−に面から基板１２に深く伸びる分離溝２２が形成
される。溝２２は、たとえば、素子表面のフォトリソグ
ラフィ マスキング（図示なし）、溝の異方性エツチン
グ、フォトリソグラフィ マスクの除去、従来の熱酸化
法により、エツチングされた溝に熱酸化層２４を約］、
５ ｎ ｍの厚さに１［ε成するプロセス、従来のＣ
ＶＤ法によってポリシリコン２６を埋めるプロセス、お
よび素子表面から層２０の］一部まで化学的、機械的に
研磨するプロセスを通して形成される。このほか、深い
分離溝２２を形成する方法は、当業者には明らかであろ
う。
０の−に面から基板１２に深く伸びる分離溝２２が形成
される。溝２２は、たとえば、素子表面のフォトリソグ
ラフィ マスキング（図示なし）、溝の異方性エツチン
グ、フォトリソグラフィ マスクの除去、従来の熱酸化
法により、エツチングされた溝に熱酸化層２４を約］、
５ ｎ ｍの厚さに１［ε成するプロセス、従来のＣ
ＶＤ法によってポリシリコン２６を埋めるプロセス、お
よび素子表面から層２０の］一部まで化学的、機械的に
研磨するプロセスを通して形成される。このほか、深い
分離溝２２を形成する方法は、当業者には明らかであろ
う。
溝２２は、素子伸＠３０を、これに隣接するデツプ１０
１−の素子領域３２．３４から電気的に絶縁するもので
ある。
１−の素子領域３２．３４から電気的に絶縁するもので
ある。
第１．１３図では、従来のフォトリソグラフィ マスキ
ング法により、素子表面にフォトレジスト・マスク３６
が形成される。このマスクは、−・対の開口３８．４０
を設けたパターンが形成されている。開口３８．４０は
、中心がほぼ素子領域３０の表面に位置するマスク領域
の境界をなす。開口３８を通して、左端の満額＠２２の
上面が露出する。
ング法により、素子表面にフォトレジスト・マスク３６
が形成される。このマスクは、−・対の開口３８．４０
を設けたパターンが形成されている。開口３８．４０は
、中心がほぼ素子領域３０の表面に位置するマスク領域
の境界をなす。開口３８を通して、左端の満額＠２２の
上面が露出する。
マスク３６が形成されると、従来からの異Ｊｉ性の反応
性イオン・エツチング（ＲＩＥ）にＣＦ。
性イオン・エツチング（ＲＩＥ）にＣＦ。
のプラズマが用いられ、層１８．２０の露出部分が除去
される１、マスク３６はこの後、従来の方法によって取
り除かれる。
される１、マスク３６はこの後、従来の方法によって取
り除かれる。
第１Ｃ図では、層１８．２０がマスクとして用いられ、
素子の上面がＳ’ Ｆ 、、 ＋ Ｃ，Ｉ、２のプラズ
マを用いたＲＩＥで工・ンヂングされて、層１６の−に
面にメサ領域４４が形成される。メサ領域４４は、高さ
４６が約０．５ないし約０．’９ｊＬｍに、幅４８は約
０３ないし１．’Ｏｊｚｍになるように形成される。幅
広の満５０．５２は、メサ領域４４の両側面の境界をな
す層１６の表面に形成される。溝２２内のポリシリコン
２６の」二面に当たる領域５４は除去される。このポリ
シリコンのエツチングは、単結晶層１６と同程度の速度
で行われる。
素子の上面がＳ’ Ｆ 、、 ＋ Ｃ，Ｉ、２のプラズ
マを用いたＲＩＥで工・ンヂングされて、層１６の−に
面にメサ領域４４が形成される。メサ領域４４は、高さ
４６が約０．５ないし約０．’９ｊＬｍに、幅４８は約
０３ないし１．’Ｏｊｚｍになるように形成される。幅
広の満５０．５２は、メサ領域４４の両側面の境界をな
す層１６の表面に形成される。溝２２内のポリシリコン
２６の」二面に当たる領域５４は除去される。このポリ
シリコンのエツチングは、単結晶層１６と同程度の速度
で行われる。
第１Ｄ図では、従来からの熱酸化法により、露出した単
結晶とポリシリコンの両方の面に、酸化層５８が約５０
ｎｍの厚さに被着される。層５８は、幅広の溝５０．５
２ （第１Ｃ図）および溝２２のポリシリコン２６の上
面とほぼ平行になる。
結晶とポリシリコンの両方の面に、酸化層５８が約５０
ｎｍの厚さに被着される。層５８は、幅広の溝５０．５
２ （第１Ｃ図）および溝２２のポリシリコン２６の上
面とほぼ平行になる。
熱酸化層５８は１層１６の構造に過大な応力をかけるほ
ど厚くなく、電気絶縁性が良好というメリットがある。
ど厚くなく、電気絶縁性が良好というメリットがある。
層５８が成長すると、ＣＶＤ酸化層（図示なし）が、素
子表面に対して直角方向に被着されて、その七の開口が
埋められる。化学的、機械的研磨などの平１［１化法に
より、層２０の表面と平行な素子−に面が平坦にされる
。こうして酸化層＠６０．６２．６４が満５０．５２．
５４（第１Ｃ図）のそれぞれを埋める、 素子表面に従来からのフォトリソグラフィ・マスク（図
示なし）が形成され、酸化領域６２と右端の溝部２２と
の間の面が露出するようパターン化される。次に、素子
表面にリン・イオンが注入または拡散され、Ｎ＋ベース
の貫通領＠６６が形成される。ベース貫通領域６６は、
層１６の表面から伸びて埋め込み領域１４に接し、表面
濃度は約ｌＸｌ０”原子／ ｃ ｒｎ’になる。
子表面に対して直角方向に被着されて、その七の開口が
埋められる。化学的、機械的研磨などの平１［１化法に
より、層２０の表面と平行な素子−に面が平坦にされる
。こうして酸化層＠６０．６２．６４が満５０．５２．
５４（第１Ｃ図）のそれぞれを埋める、 素子表面に従来からのフォトリソグラフィ・マスク（図
示なし）が形成され、酸化領域６２と右端の溝部２２と
の間の面が露出するようパターン化される。次に、素子
表面にリン・イオンが注入または拡散され、Ｎ＋ベース
の貫通領＠６６が形成される。ベース貫通領域６６は、
層１６の表面から伸びて埋め込み領域１４に接し、表面
濃度は約ｌＸｌ０”原子／ ｃ ｒｎ’になる。
第１Ｅ図では、従来のＣＶＤ法により、素子表面に対し
て直角方向にポリシリコン層が被着さね（図示なし）、
厚さは約２００ｎｍになる。このポリシリコンは「その
位置で」ドープできる１、他の場合、このポリシリコン
層に、エネルギが約５Ｋｅｙ、濃度が約５ないし約８ｘ
１．Ｏ”’ｃｒｎ２でボロン・イオンが注入される。
て直角方向にポリシリコン層が被着さね（図示なし）、
厚さは約２００ｎｍになる。このポリシリコンは「その
位置で」ドープできる１、他の場合、このポリシリコン
層に、エネルギが約５Ｋｅｙ、濃度が約５ないし約８ｘ
１．Ｏ”’ｃｒｎ２でボロン・イオンが注入される。
ポリシリコン層が左端の溝部２２と素子領域３０（貫通
領域６６０表面部を除く）に重なる部分には、従来の７
１１〜リソグラフイ法によってマスク（図示なし）が形
成される。素子は次に、Ｗ方性ポリシリコンのエツチン
グ剤（フレオン１２＋０２のプラズマＲＩＥなと）で工
・ンチングされ、ドープされたポリシリコン層７０の露
出部分が除去される。マスクは剥離され、従来のＶＣＤ
法により、酸化層７２が素子に対して直角方向に、約２
００ｎｍの厚さに被着される。
領域６６０表面部を除く）に重なる部分には、従来の７
１１〜リソグラフイ法によってマスク（図示なし）が形
成される。素子は次に、Ｗ方性ポリシリコンのエツチン
グ剤（フレオン１２＋０２のプラズマＲＩＥなと）で工
・ンチングされ、ドープされたポリシリコン層７０の露
出部分が除去される。マスクは剥離され、従来のＶＣＤ
法により、酸化層７２が素子に対して直角方向に、約２
００ｎｍの厚さに被着される。
第１Ｆ図では、通常のフォトリソグラフィ法により、レ
ジスト・マスク７４が形成されて、素子表面が覆われ、
開口アロが設けられ、メサ領域４４および酸化領域６０
．６２に隣接した薄い部分７８が露出する。マスク７４
を基に、ＣＦ、のプラズマを用いたＲＩＥにより、層７
２の露出部分がエツチングされ、電気的に分離した部分
７０Ａ、７０Ｂが残る。
ジスト・マスク７４が形成されて、素子表面が覆われ、
開口アロが設けられ、メサ領域４４および酸化領域６０
．６２に隣接した薄い部分７８が露出する。マスク７４
を基に、ＣＦ、のプラズマを用いたＲＩＥにより、層７
２の露出部分がエツチングされ、電気的に分離した部分
７０Ａ、７０Ｂが残る。
ＣＦ ＜のプラズマを用いたＲＩＥにより、酸化領域６
０．６２のぞれぞれの露出面の幅の狭い満８０．８２が
エツチングされる。溝８０．８２は、メサ領域４４の両
側面の境界をなし、それぞれの幅７８は約０．３ないし
約１．０ミクロン、深さ８４は約０３ないし約０．７ミ
クロンである。狭い溝８０．８２を形成するエツチング
は、溝の下部にＬ型に伸びた酸化領域６０Ａ、６．２Ａ
を残して終了する。この点は本発明の重要な特徴である
。延長部６１ＪＡ、６２Ａは、縦方向の厚さが約２００
ｎｍになるよう形成される。
０．６２のぞれぞれの露出面の幅の狭い満８０．８２が
エツチングされる。溝８０．８２は、メサ領域４４の両
側面の境界をなし、それぞれの幅７８は約０．３ないし
約１．０ミクロン、深さ８４は約０３ないし約０．７ミ
クロンである。狭い溝８０．８２を形成するエツチング
は、溝の下部にＬ型に伸びた酸化領域６０Ａ、６．２Ａ
を残して終了する。この点は本発明の重要な特徴である
。延長部６１ＪＡ、６２Ａは、縦方向の厚さが約２００
ｎｍになるよう形成される。
ここでもマスク７４を基に、リン・イオン８６がメサ領
域４４の露出部分に注入され、濃度が、たとえば約３Ｘ
ｌＯ１６ないし約５Ｘ１０”原子／ｃｍＦになるよう調
整される。この濃度は、後で形成されるベース領域の幅
によって賃なるが、相対的に狭いベース領域には高い濃
度が望ましい。レジスト・マスク７４はこの後、従来か
らの方法で取り除かれる。
域４４の露出部分に注入され、濃度が、たとえば約３Ｘ
ｌＯ１６ないし約５Ｘ１０”原子／ｃｍＦになるよう調
整される。この濃度は、後で形成されるベース領域の幅
によって賃なるが、相対的に狭いベース領域には高い濃
度が望ましい。レジスト・マスク７４はこの後、従来か
らの方法で取り除かれる。
第１Ｇ図では、素子表面に対して直角方向に窒化層が被
着される（図示なし）。次に、ＣＦ ４のプラズマを用
いたＲＩＥにより、窒化層の水平部が異方性を示すよう
に除去され、溝８０．８２内および層７０Ａ、７０Ｂ、
７２の露出端の−Ｌに垂直の窒化側壁８８が残る。
着される（図示なし）。次に、ＣＦ ４のプラズマを用
いたＲＩＥにより、窒化層の水平部が異方性を示すよう
に除去され、溝８０．８２内および層７０Ａ、７０Ｂ、
７２の露出端の−Ｌに垂直の窒化側壁８８が残る。
第１Ｈ図では、従来の（または低温、高圧の）熱酸化法
により、メ→ノー領＠４４の露出面に熱酸化層９０が約
３００ｎｍの厚さに被着される。層９０はもらろん、メ
サ領域４４の露出した結晶面にのみ形成される。層９０
が形成されると、従来の湿式エツチングによって窒化側
壁８８が除去される。
により、メ→ノー領＠４４の露出面に熱酸化層９０が約
３００ｎｍの厚さに被着される。層９０はもらろん、メ
サ領域４４の露出した結晶面にのみ形成される。層９０
が形成されると、従来の湿式エツチングによって窒化側
壁８８が除去される。
第１Ｉ図では、従来のＣＶＤ法により、素子表面に対し
て直角方向にポリシリコン層９２が約０５ないし約１０
ミクロンの厚さに被着される。層９２は、メサ領域４４
の両ｆｌｌ１１面に接する狭い溝８０．８２（第１Ｈ図
）を埋める役割も持つ。層９２の厚さは、溝８０．８２
の幅に応じて選択され、後の異方性エツチングにＪ：っ
て溝の壁が覆われたまま残るのに充分な厚さである。層
９２は、「その位置で」ドープされるか、他の場合は、
ポロン・イオン９４が約５Ｋｅｙのエネルギおよび約８
． Ｏｘ ］ Ｏ１５／ｃｒｎ”の分量で注入され、
Ｐ゛の濃度が得られるようドープされて形成される。
て直角方向にポリシリコン層９２が約０５ないし約１０
ミクロンの厚さに被着される。層９２は、メサ領域４４
の両ｆｌｌ１１面に接する狭い溝８０．８２（第１Ｈ図
）を埋める役割も持つ。層９２の厚さは、溝８０．８２
の幅に応じて選択され、後の異方性エツチングにＪ：っ
て溝の壁が覆われたまま残るのに充分な厚さである。層
９２は、「その位置で」ドープされるか、他の場合は、
ポロン・イオン９４が約５Ｋｅｙのエネルギおよび約８
． Ｏｘ ］ Ｏ１５／ｃｒｎ”の分量で注入され、
Ｐ゛の濃度が得られるようドープされて形成される。
第１ｊ図では、ＣＦ、のプラズマを用いたＲ１Ｅにより
、層９２の水平部がエツチングされ、狭い溝８０．８２
（第１丁図）のそれぞれを埋める側壁９２Ａ、９２Ｂが
残る。１ｌＩＩＩ壁９２△、９２１’３は上に伸びて、
重ね層７０Δ、７０ Ｂのそれぞれと層７２の残存部の
端部とに接する。
、層９２の水平部がエツチングされ、狭い溝８０．８２
（第１丁図）のそれぞれを埋める側壁９２Ａ、９２Ｂが
残る。１ｌＩＩＩ壁９２△、９２１’３は上に伸びて、
重ね層７０Δ、７０ Ｂのそれぞれと層７２の残存部の
端部とに接する。
第１Ｋ図、第１Ｆ５図では、ポリシリ：コンの側壁９２
、へ、９２ＢからＰドーパントを移動させて、メサ領域
４４の両側面に向けるためアニール処理が行われ、Ｐ“
のエミッタ領域９６とコレクタ領域９８が形成される。
、へ、９２ＢからＰドーパントを移動させて、メサ領域
４４の両側面に向けるためアニール処理が行われ、Ｐ“
のエミッタ領域９６とコレクタ領域９８が形成される。
このアニール処理に」：り側壁９２Ａ、９２Ｂとこれに
関連する肋７０ Ａ、７０Ｂとが電気的に接続され、こ
れが両イの接点となる。素子表面には、たとえば従来の
ＣＶ Ｉ）法で水晶の絶縁層１００が形成され、化学的
、機械的研磨などにより平坦化される。
関連する肋７０ Ａ、７０Ｂとが電気的に接続され、こ
れが両イの接点となる。素子表面には、たとえば従来の
ＣＶ Ｉ）法で水晶の絶縁層１００が形成され、化学的
、機械的研磨などにより平坦化される。
層７０Ａ、７０ Ｊ３および貫通領域６６の表向とのコ
ンタクト・ホールを開けて、エミッタ電極１０２、コレ
クタ電極１０４、ベース電極１０６のそれぞれを設ける
ために、ＲＩＥに適当なプラズマ・エツチング剤が用い
られる。これらの′電極１〔３ は、たとえばタングステンなどのスパックされた金属か
らなる。電極１０２．１０４が層７０Ａ、７０Ｂの幅広
の面に形成されるので、各層は側壁９２Δ、９２Ｂに接
触し、電極とトランジスタ素子領域９６．９８との接続
が、）オドリソグラフィの解像度に大きく依存すること
はない。これも本発明の利点である。
ンタクト・ホールを開けて、エミッタ電極１０２、コレ
クタ電極１０４、ベース電極１０６のそれぞれを設ける
ために、ＲＩＥに適当なプラズマ・エツチング剤が用い
られる。これらの′電極１〔３ は、たとえばタングステンなどのスパックされた金属か
らなる。電極１０２．１０４が層７０Ａ、７０Ｂの幅広
の面に形成されるので、各層は側壁９２Δ、９２Ｂに接
触し、電極とトランジスタ素子領域９６．９８との接続
が、）オドリソグラフィの解像度に大きく依存すること
はない。これも本発明の利点である。
このように、本発明により、素子領域３０に横をＰ Ｎ
Ｐ ｌ−ランジスタ１１０が形成される。ここに示し
たトランジスタＩＪＯの形成方法は、３２．３４など、
他の分離した素子領域に垂直Ｎ Ｉ３Ｎ ＋−ランジス
タ（図示なし）を形成する場合にも適用できる。
Ｐ ｌ−ランジスタ１１０が形成される。ここに示し
たトランジスタＩＪＯの形成方法は、３２．３４など、
他の分離した素子領域に垂直Ｎ Ｉ３Ｎ ＋−ランジス
タ（図示なし）を形成する場合にも適用できる。
トランジスタ１１０は、狭いベース領域および対称度の
高いエミッタ領域とコレクタ領域を含むため、約５ Ｇ
ｔ（ｚと良好な周波数特性を示し、５０を超えるベー
タ利得が得られる。このトランジスタは、素子構造に過
大な応力を与える酸化工程を踏まずに形成される。さら
に、素子にとって重要な計測値はいずれも、フォトリソ
グラフィの解像度に依存しない。
高いエミッタ領域とコレクタ領域を含むため、約５ Ｇ
ｔ（ｚと良好な周波数特性を示し、５０を超えるベー
タ利得が得られる。このトランジスタは、素子構造に過
大な応力を与える酸化工程を踏まずに形成される。さら
に、素子にとって重要な計測値はいずれも、フォトリソ
グラフィの解像度に依存しない。
本発明は、特にｖｒ−ｓｒ（超大規模集積回路）のバイ
ポーラ半導体素子の形成に適している。
ポーラ半導体素子の形成に適している。
Ｆ１発明の効果
本発明により、改良された新しい横型トランジスタとそ
の製造方法が提供される。
の製造方法が提供される。
第１八図ないし第１Ｋ図は、本発明による横型Ｐ Ｎ
Ｐ ｌ−ランジスタの形成工程を示ず断面図である。 第１Ｌ図は、第１Ｋ図の素子の」二面図である。 出願人 インターナショナル・ビジネスマシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 （外１名）
Ｐ ｌ−ランジスタの形成工程を示ず断面図である。 第１Ｌ図は、第１Ｋ図の素子の」二面図である。 出願人 インターナショナル・ビジネスマシーンズ・
コーポレーション 代理人 弁理士 頓 宮 孝 （外１名）
Claims (2)
- （１）横型トランジスタを製造する方法であって、 第１導電型の素子領域を含む半導体物質の基体を準備す
るステップと、 前記素子領域の表面にパターンを形成して、第１のトラ
ンジスタ領域を画成するステップと、前記第１のトラン
ジスタ領域を取り囲む前記素子領域のパターンが形成さ
れた部分を、前記第１のトランジスタ領域の表面とほぼ
等しい高さまで絶縁物質で埋めるステップと、 前記絶縁物質の各部を除去して、前記第１のトランジス
タ領域の両側面のおおよその境界をなす一対の溝を形成
するステップと、 前記一対の溝を、第２導電型のドープされた導電物質で
埋めるステップと、 前記半導体の基体をアニール処理して、第２導電型の第
２及び第３のトランジスタ領域を前記第１のトランジス
タ領域の両側面に形成するステップとを含む、横型トラ
ンジスタの製造方法。 - （２）横型トランジスタであつて、 表面をなす第１導電型の素子領域を含む半導体物質の基
体と、 前記素子領域の前記表面にパターンが形成され、前記第
１導電型の第１のトランジスタ領域を含み、両側面が第
２導電型の第２及び第３のトランジスタ領域とのおおよ
その境界をなすメサ領域と、 前記素子領域の前記表面に位置し、これとほぼ平行であ
って、前記第２及び第３のトランジスタ領域のそれぞれ
と離隔し、間に第１及び第２の溝を形成する絶縁物質の
第１及び第２の領域と、前記絶縁物質の第１及び第２の
領域のそれぞれに重なり、前記第１及び第２の溝のそれ
ぞれの上部とほぼ接する端部を含む導電物質の第１及び
第２の層と、 前記第１及び第２の溝をそれぞれ埋め、前記第２及び第
３のトランジスタ領域と前記導電物質の第１及び第２の
層との導電リンクを形成する、ドープされた導電物質の
第１及び第２の領域とを含む、横型トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US337802 | 1989-04-13 | ||
| US07/337,802 US4965217A (en) | 1989-04-13 | 1989-04-13 | Method of making a lateral transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02296338A true JPH02296338A (ja) | 1990-12-06 |
| JPH0695525B2 JPH0695525B2 (ja) | 1994-11-24 |
Family
ID=23322084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2096651A Expired - Lifetime JPH0695525B2 (ja) | 1989-04-13 | 1990-04-13 | 横型トランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4965217A (ja) |
| EP (1) | EP0392954A3 (ja) |
| JP (1) | JPH0695525B2 (ja) |
| CA (1) | CA2007412C (ja) |
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| US5166096A (en) * | 1991-10-29 | 1992-11-24 | International Business Machines Corporation | Process for fabricating self-aligned contact studs for semiconductor structures |
| US5229316A (en) * | 1992-04-16 | 1993-07-20 | Micron Technology, Inc. | Semiconductor processing method for forming substrate isolation trenches |
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1989
- 1989-04-13 US US07/337,802 patent/US4965217A/en not_active Expired - Fee Related
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1990
- 1990-01-09 CA CA002007412A patent/CA2007412C/en not_active Expired - Fee Related
- 1990-02-20 EP EP19900480025 patent/EP0392954A3/en not_active Withdrawn
- 1990-04-13 JP JP2096651A patent/JPH0695525B2/ja not_active Expired - Lifetime
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Also Published As
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| CA2007412A1 (en) | 1990-10-13 |
| JPH0695525B2 (ja) | 1994-11-24 |
| EP0392954A3 (en) | 1992-08-12 |
| EP0392954A2 (en) | 1990-10-17 |
| US4965217A (en) | 1990-10-23 |
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