KR960002078B1 - 반도체메모리의 제조방법 - Google Patents

반도체메모리의 제조방법 Download PDF

Info

Publication number
KR960002078B1
KR960002078B1 KR1019900022098A KR900022098A KR960002078B1 KR 960002078 B1 KR960002078 B1 KR 960002078B1 KR 1019900022098 A KR1019900022098 A KR 1019900022098A KR 900022098 A KR900022098 A KR 900022098A KR 960002078 B1 KR960002078 B1 KR 960002078B1
Authority
KR
South Korea
Prior art keywords
layer
insulating film
film
contact hole
forming
Prior art date
Application number
KR1019900022098A
Other languages
English (en)
Other versions
KR910013505A (ko
Inventor
다꾸 후지이
나라까주 시모무라
Original Assignee
샤프 가부시끼가이샤
쓰지 하루오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP1340159A external-priority patent/JP2574910B2/ja
Priority claimed from JP2074639A external-priority patent/JP2547882B2/ja
Application filed by 샤프 가부시끼가이샤, 쓰지 하루오 filed Critical 샤프 가부시끼가이샤
Publication of KR910013505A publication Critical patent/KR910013505A/ko
Application granted granted Critical
Publication of KR960002078B1 publication Critical patent/KR960002078B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/014—Capacitor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/109—Memory devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

반도체메모리의 제조방법
제1도는 본 발명에 따르는 제조방법의 일실시예에 있어서 캐패시터전극을 형성하는 공정을 설명하기 위한 도면.
제2a, b도는 주요부의 구성을 설명하고 또한 상기 실시예에서의 캐패시터전극과 캐패시터절연막을 갖는 접촉부를 제조하기 위한 콘택홀(contact hole)을 나타내고 있는 도면.
제3도는 본 발명에 따른 제조방법의 다른 실시예에 있어서 캐패시터전극을 형성하는 공정을 설명하기 위한 도면.
제4도는 주요부의 구성을 설명하고 또한 상기 실시예에 따라 형성된 메모리를 나티내고 있는 도면.
제5a도는 종래 기술인 반도체메모리의 구성을 설명하면서 콘택홀을 나타내고 있는 도면.
제5b도는 a도의 A-A'선의 단면도.
제6도는 종래기술인 반도체메모리의 결점을 설명하면서 그 구성을 나타내고 있는 도면.
제7도는 개선된 종래기술인 반도체메모리를 설명하면서 그 구성을 나타내고 있는 도면.
제8도에서 제11도는 상기의 개선된 종래기술인 반도체메모리의 결점을 설명하면서 그 구성을 나타내고 있는 도면.
제12도는 자기정합(self-alignment)방법이 없이 콘택홀을 형성하는 공정에 있어서 노출장치에서의 상기 정합의 정확성을 설명하기 위한 도면.
제13도는 제1d~e도에서 도시된 제1실시예의 공정들과 대응하는 제조공정을 구체적으로 설명하기 위한 도면.
제14도는 상기 제1실시예의 주요부 구성을 보여주는 도면.
제15도는 상기 제1 실시예에서의 제조방법과 비교하기 위해 보여주는 일실시예의 주요부 구성을 도시한 도면.
본 발명은 반도체메모리를 제조하는 방법에 관한 것으로서 특히 배선폭(wiring width)이 0.8㎛ 또는 그 이하이고 높은 생산성을 갖는 반도체메모리를 제조하는 방법에 관한 것이다.
종래기술의 실시예 및 그 문제점을 반도체기판의 주요부 구조를 설명하는 도면들을 참고로 하여 설명될 것이다.
종래기술에 있어서 제5a 및 5b도에 도시되어 있는 바와같이 확산에 의해 형성된 제1하층배선(확산층)(72)을 가지는 반도체기판(71)에 제2하층배선(73)을 형성한 후, SiO2등의 층간절연막을 퇴전한다. 그다음 콘택트홀(74a)이 에칭등에 의해 형성된다. 상층배선(75)은 상기의 콘택홀(74a)상의 전체에 걸쳐서 형성되고 이로서 상기 배선들은 상부 및 하부층 사이에서 전기적으로 접속되어 있다.
특히, 상기의 제1하층배선(72)이 상기의 기판(71)에 형성된 확산층으로 형성되어 있는 상태에서 상기의 상층배선(75)이 알루미늄(Al)과 같은 금속물질로 이루어진 경우에는 상기의 콘택홀(74a) 및 그 확산층, 또는 상기의 제1하층배선(72)이 정합으로부터 벗어나 있는때, 상기의 금속배선(75)과 기판(71)은 제6도에서의 화살표 Q에 의해 나타낸 부분에서 단락(short-circuited)되어 있다.
그러나, 제7도에 도시되어 있는 바와같이 상기의 제1하층배선(72)과의 접속을 위해 형성된 상기의 콘택홀 때문에 노출되어 있는 상기 기판의 표면이 고농도(high concentration)의 불순물로 퇴적(dope)된 다결정 Si막(76)으로 퇴적되어 있다 하더라도 상기의 단락은 방지될 수 있도록 하기 위하여 상기의 다결정 Si막(76)은 상기의 금속배선(75)과 상기의 기판(71) 사이에 형성되어 있다. 특히 고농도의 불순물로 도프된 상기의 다결정 Si막(76)으로 상기 콘택홀(74a)에서 노출된 상기 확산영역의 끝을 퇴적되게 함으로써 상기의 기판(71)과 상기의 금속배선(75) 사이에서의 단락은 방지된다. 이는 고농도로 도프된 상기 다결정 Si막(76)의 불순물이 상기의 기판방향으로 확산되어 있기 때문이고, 그리하여 상기 다결정 Si막(76)이 상기 확산영역의 끝에서 퇴적되어 있다 하더라도 어떠한 단락현상은 발생되지 않는다.
상기의 콘택홀(74a)을 상기 다결정 Si막(76)으로 퇴적하는 상기의 방식에서는 두가지의 문제점을 야기한다.
첫째, 콘택홀들간의 거리가 감소될 수 없다. 예를들어 상기의 기판(71)을 상기의 콘택홀들에서 퇴적하는 상기의 다결정 Si막이 에칭(etching)되는 경우를 설명한다. 에칭되는 다결정 Si막(76)의 구성을 결정하는 포토레지스트(photo resist)의 비정합(disregistration) 때문에 상기 기판의 일부분이 노출되는 상태하에서 상기의 다결정 Si막(76)이 에칭될때, 상기의 기판이 실리콘으로 되어 있기 때문에 제8도에서의 화살표 R로표시된 바와같이 상기의 노출된 부분이 떨어져서 에칭된다. 상기 기판의 에칭은 접합부의 누설등과 같은 결점을 야기할 수 있다.
그러므로, 상기의 다결정 Si막(76)에서 콘택홀(74a)의 그 끝부분은 상기 기판이 노출되는(제11도에 도시함) 영역으로 부터 소정거리 d(0.1㎛에서 0.3㎛까지) 범위내에서 위치되어야만 한다. 이와 반대로 다결정 Si 패턴 사이에서의 거리를 최저로 제한하는 것은 광노출투사장치(light exposing projector)의 해상도에 의해서 결정된다.
따라서 상기 콘택홀들 사이에서의 최저거리는 상기의 광노출투사장치의 해상도(약 0.6㎛)에다가 더해진 상기의 거리 d의 곱(0.2㎛에서 0.6㎛)이다.
환언하면, 상기의 콘택홀(74a),(74a)(제11도에 도시함) 사이의 거리 L을 상기 광노출투사장치의 해상도(약 0.6㎛)로 근사시키는 것은 불가능하다.
둘째, 자기정합(self-alignment)으로 콘택홀을 형성하는 것은 어렵다. 제9도에 도시된 바와같이 상기 층절연막(74)이 상기의 제2하층배선(73)상에 형성되고 이어 상기 제2하층배선(73)에 대응하는 자기정합으로 상기의 콘택홀을 상기 기판의 표면상에 형성하기 위하여 콘택홀이 형성되게 할 부분은 상기 층절연막(74)의 두께에 상응하는 깊이로 에칭된다.
그러나, 복수의 하층배선층(75)이 상기 기판(71)과 접속하기 위하여 존재할때, 층절연막(74),(77),(78)과 다결정 Si막은 여러공정에 의해서 상기의 기판(71)상에 형성되어야 한다.
만일, 그러한 방법으로 상기한 복수의 층들이 퇴적된다면, 상기의 하층배선상에 있는 상기의 층절연막은 상기의 콘택홀을 상기의 절연막으로 채우기에 충분한 정도로 상기 콘택홀상에 있는 층절연막의 두께보다도 크므로 그래서 상기의 콘택홀을 자기정합에서 형성하는 것은 불가능한 것이다.
상기에서 언급된 문제점들을 해결하기 위하여 본 발명은 광노출투사장치에서 패턴들의 정합에서의 정밀도와 노출이 불만족하더라도 반도체메모리의 양호한 생산성이 구현되는 상태하에서 상기 반도체기판의 확산영역으로 콘택홀을 정확하게 제조하는 반도체메모리의 제조방법에 관한 것이다.
본 발명에 따른 반도체메모리의 제조방법은 측벽과 근접하는 게이트부 사이에 있는 확산영역을 구비하는 상기한 복수의 게이트부(gate portion)들로 구성되어 있는 하층배선을 반도체기판상에 형성하는 공정들을 포함하는 것으로서 ⅰ) 상기한 각각의 게이트부의 측벽보다도 상기의 확산영역에서 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다도 용이하게 에칭되는 물질로 되어 있는 층절연막을 형성하는 공정과, ⅱ) 상기의 층절연막의 전체 표면상에 상기의 층절연막보다도 용이하게 에칭되는 물질로 도전층(conductive layer)을 퇴적하는 공정과, ⅲ) 상기의 콘택홀을 형성하기 위한 패턴막(pattern film)으로 에칭하므로써 상기의 확산영역에서 형성하고자 하는 콘택홀의 부분만을 제외하고 상기 도전층을 제거하는 공정과, ⅳ) 다시 전체의 표면상에 상기의 콘택홀을 형성하기 위한 절연막 및 패턴막을 퇴적하는 공정 및, ⅴ) 상기의 확산영역에 이르는 상기의 콘택홀을 자기정합으로 형성하기 위하여 차례로 에칭하므로써 상기의 절연막, 상기의 남은 부분의 도전층 및 상기의 층절연막을 제거하고 상기 콘택홀을 형성하기 위해 퇴적된 상기 패턴을 제거하여 상기 콘택홀의 상부개구부에서의 에칭후 남아있는 상기 절연막의 톱니모양의 돌출부를 형성하는 공정으로 구성되어 있다.
또한, 본 발명에 따른 반도체메모리의 제조방법은 측벽과 근접하는 게이트부 사이에 있는 확산영역을 구비하는 상기한 복수의 게이트부들로 구성된 하층배선을 반도체기판상에 형성하는 공정들을 포함하는 것으로서, ⅰ) 상기한 각각의 게이트부의 측벽보다도 상기의 확산영역에서 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다 더욱 용이하게 에칭되는 물질로 되어 있는 층절연막을 형성하는 공정과, ⅱ) 상기의 층절연막의 전체 표면상에 상기의 층절연막보다 용이하게 에칭되는 물질로 도전층을 퇴적하는 공정과, ⅲ)상기의 콘택홀을 형성하기 위한 패턴막으로 에칭하므로써 상기의 확산영역에서 형성하고자 하는 콘택홀의 부분만을 제외하고 상기 도전층을 제거하는 공정과, ⅳ) 다시 전체의 표면상에 상기의 콘택홀을 형성하기 위한 절연막 및 패턴막을 퇴적하는 공정과, ⅴ) 상기의 확산영역으로의 상기 콘택홀을 자기정합에서 형성하기 위하여 차례로 에칭하므로써 상기의 절연막과 상기의 남은 부분의 도전층 및 상기의 층절연막을 제거하고, 상기 콘택홀을 형성하기 위해 퇴적된 상기 패턴을 제거하여 상기 콘택홀의 상부개구부에서의 에칭후 남아있는 상기 절연막의 톱니모양의 돌출부를 형성하는 공정과, ⅵ) 고농도의 불순물로 도프된 폴리실리콘막을 퇴적하여 돌출부를 갖는 상기 콘택홀을 충전하여 덮어버리고 그리고 광투사 및 노출과 캐패시터 하부전극을 형성하기 위한 재활성이온에칭(reactive ion etching)에 의해서 상기의 폴리실리콘막의 패터닝(pattering)공정 및, ⅶ) 고농도의 불순물로 도프된 폴리실리콘막(polysilicon film)이 SiN막인 캐패시터 절연막을 통하여 퇴적되고 아울러 광투사 및 노출과 캐패시터 상부전극을 형성하기 위한 재활성이온에칭에 의해서 상기의 폴리실리콘막의 패턴을 뜨는 공정으로 구성한다.
본 발명의 다른 실시예에 따른 기술적 관점에서 반도체메모리의 제조방법은 측벽과 근접하는 게이트부 사이에 있는 확산영역을 구비하는 상기한 복수의 게이트부들로 구성된 하층배선을 반도체기판상에 형성하는 공정들을 포함하는 것으로서, i) 상기한 각각의 게이트부의 측벽보다도 상기의 확산영역에서 더욱 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다도 용이하게 에칭되는 물질로 되어 있는 층절연막을 형성하는 공정과, ⅱ) 상기의 확산영역으로의 상기의 콘택홀을 자기정합으로 형성하기 위하여 콘택홀을 형성하기 위한 패턴막(pattern film)으로 상기의 층절연막을 에칭하고, 상기 콘택홀을 형성하기 위해 퇴적된 상기 패턴을 제거하여 상기 콘택홀의 상부개구부에서의 에칭후 남아있는 상기 절연막의 톱니모양의 돌출부를 형성하는 공정과 ⅲ) 상기의 층절연막보다 용이하게 에칭되는 물질의 도전층이 돌출부가 있는 상기의 콘택홀을 갖는 상기의 층절연막의 전표면에 걸쳐서 퇴적되는 공정과, ⅳ) 상기의 콘택홀을 매립막(buried film)으로서 존재하고 있는 남은부분의 도전층으로 채우도록 하기 위하여 상기의 콘택홀이 그 확산영역에서 형성될 부분만을 제외하고 상기의 도전층을 에칭하여 제거하는 공정과, ⅴ) 상기의 전표면에 걸쳐서 절연막을 퇴적하고 그리고 상기의 비트라인이 스루홀과 매립막을 거쳐서 상기의 확산영역에 접속되도록 하기 위하여 상기의 절연막에 있는 상기의 매립막상에 비트선(bit line)을 접속하기 위한 스루홀을 형성하는 공정으로 구성한다.
이러한 경우에는 바람직하게 상기의 반도체기판은 Si기판이고 상기의 층절연막은 SiO2막이며, 그리고 상기의 도전층은 폴리실리콘층이다.
본 발명의 또다른 실시예에 따른 기술적관점에서 다음의 두가지 제조방법들이 제공된다.
첫째, 반도체메모리의 제조방법은 측벽과 근접하는 게이트부 사이에 있는 확산영역을 구비하는 복수의 게이트부들로 구성된 하층배선을 반도체기판상에 형성하는 공정들을 포함하는 것으로서, ⅰ) 상기한 각각의 게이트부의 측벽보다도 상기의 확산영역에서의 작은 두께를 갖고 그리고 반도체기판의 물질보다 용이하게 에칭되는 물질로 되어 있는 층절연막을 형성하는 공정과, ⅱ) 상기의 층절연막보다 용이하게 에칭되는 물질의 도전층이 상기의 층절연막의 전표면에 걸쳐서 퇴적되는 공정과, ⅲ) 캐패시터전극과 비트선용 두개의 콘택홀이 상기의 확산영역에 형성될 두 부분만을 제외하고 상기의 도전층을 상기 콘택홀의 형성용 패턴막을 에칭하므로서 제거하는 공정과, ⅳ) 상기의 전체표면을 걸쳐서 절연막을 퇴적하고 그후 상기의 남은부분의 도전층에 가까이 있는 벽(wall)상에만 상기의 절연막을 남기도록 하기 위하여 상기의 절연막을 에칭하고 아울러 다음의 스텝에서 형성된 콘택홀의 상부개구부에 대응하는위치에서 상기 남아있는 절연막의 톱니모양의 돌출부를 형성하는 공정과, ⅴ) 에칭으로 상기의 남은부분의 도전층을 제거하는 공정 및 ⅵ) 상부개구부에 톱니모양의 돌출부를 갖는 상기의 콘택홀을 자기정합으로 형성하기 위하여 상기의 층절연막을 에칭하는 공정을 포함한다.
둘째, 반도체메모리의 다른 제조방법은 측벽과 근접하는 게이트부 사이에 있는 확산영역을 구비하는 복수의 게이트부들로 구성된 하부배선을 반도체기판상에 형성하는 공정들을 포함하는 것으로서 ⅰ) 상기한 각각의 게이트부의 측벽보다 상기 확산영역에서의 작은 두께를 갖고 그리고 반도체기판의 물질보다 용이하게 에칭되는 물질로 되어 있는 층절연막을 형성하는 공정과, ⅱ) 상기의 층절연막보다 용이하게 에칭되는 물질의 도전층이 상기 층절연막의 전체표면에 걸쳐서 퇴적되는 공정과, ⅲ) 캐패시터전극 및 비트선용 두개의 콘택홀이 상기의 확산영역에서 형성될 두개의 부분만을 제외하고 상기의 도전층을 콘택홀 형성용 패턴막으로 에칭하므로써 제거하는 공정과, ⅳ) 상기의 전체표면을 걸쳐서 절연막을 퇴적하고 그후 상기의 남은부분의 도전층에 가까이 있는 상기의 벽상에만 상기의 절연막을 남기도록 하기 위하여 상기의 절연막을 에칭하고 다음의 스텝에서 형성된 콘택홀의 상부개구부의 위치에서 상기 남아있는 절연막의 톱니모양의 돌출부를 형성하는 공정과, ⅴ) 상기의 남은부분의 도전층을 에칭으로 제거하는 공정과, ⅵ) 상부개구부에 톱니모양의 돌출부를 갖는 상기의 콘택홀을 자기정합으로 형성하기 위하여 상기의 층절연막을 에칭하는 공정과, ⅶ) 콘택홀을 걸쳐서 고농도의 불순물로 도프된 폴리실리콘막을 퇴적하여 돌출부를 갖는 상기 콘택홀을 충전하여 퇴적하고 상층배선을 갖는 콘택을제조하는 상기 콘택홀에서의 폴리실리콘으로 매립층을 형성하기 위하여 상기의 폴리실리콘막을 에칭하는 공정들을 포함한다.
이러한 경우 바람직하게는 상기의 반도체기판은 Si기판으로 하고 상기의 층절연막은 SiO2막으로 하여, 상기의 도전층은 폴리실리콘층으로 한다.
이하 첨부도면을 참고로 하여 본 발명을 구체적으로 설명한다.
본 발명의 가장 중요한 특징은 어떤 메모리셀에서 확산영역 방향의 콘택홀이 자기정합으로 형성되는 것에 있다.
본 발명에 있어서 우선 반도체기판상에는 이러한 반도체기판의 물질보다 용이하게 에칭되는 물질의 층절연막을 형성시킨다. 예를들어, SiO2막은 기판상에 형성된다. 이때, 상기의 층절연막의 물질보다 용이하게 에칭되는 물질의 도전층은 상기의 층절연막의 전체표면을 걸쳐서 퇴적되어 결국 콘택홀이 형성될 부분에 있는 상기의 도전층 및 층절연막은 상기 확산영역에 이르는 상기의 콘택홀을 형성하기 위하여 차례로 에칭하므로써 제거된다.
이러한 방법에서 상기의 콘택홀을 자기정합으로 형성된다. 콘택홀을 형성하는 상기의 방법은 공지된 방법이지만, 그러나 본 발명의 발명자는 상기에서 언급된 콘택홀의 형성방법을 메모리의 고집적화와 야호한 생산성을 얻기 위하여 메로리셀의 캐패시터전극을 형성하기 위한 콘택홀을 형성하는데 적용한 것이다.
본 발명에서의 필요조건은 상기의 확산영역에서 상기의 층절연막의 두께가 게이트부의 측벽보다 작아야 하는 것이다. 예를들어, 일예가 제12도에 도시된 바와같이 콘택홀은 본 발명에서와 같이 자기정합이 없이 층절연막에 형성되는 것이다.
제12a도에서 층절연막(82)은 반도체기판상에 형성되는바 이 반도체기판은벽(80)과 확산영역(72)을 갖는 복수의 게이트부(81)로 구성되어 있는 하층배선을 갖는다. 이러한 경우, 상기의 게이트들 사이의 거리 X는 그 게이트의 길이 G가 0.8㎛ 이하 바람직하게는 0.5 내지 0.6㎛일때 1.1 내지 1.2㎛이다.
이때, 제12b도에서 도시된 바와같이, 콘택홀(83)을 형성하기 위한 레지스트막(resist film)이 형성된다. 이어, 상기의 층절연막에는 광투사 및 노출, 그리고 콘택홀(83)을 형성하기 위하여 재활성이온에칭에 의해서 패턴이 형성된다. 상기의 콘택홀(83)의 직경(k)은 0.3㎛이다. 콘택홀을 형성하는 상기의 방법에서 상기 게이트들 사이의 거리 X는 상기한 광노출장치의 정합의 정확성 때문에 1.1 내지 1.2㎛ 이하로 감소될 수 없는 것은 잘 알려진 것이다.
그러므로, 상기의 콘택홀이 형성되기전에 근접하는 게이트들이 앞서 1.1 내지 1.2㎛ 이하의 거리 X로 배치되는 것이 필요하다. 이와 반대로 본 발명에 있어, 상기의 거리 X는 0.5㎛ 내지 0.6㎛로 감소될 수 있다. 이것은 메모리의 고집적화를 도모할 수 있다.
본 발명의 목적을 위하여 제1b도에 도시된 바와같이 도전막(8)은 콘택홀 40(도면 제1e도 참조)을 형성하는데 있어서 그 배열의 마진(margin)에서 증가하기 위하여 형성된다. 상기 도전막(8)은 또한 더미(dummy)로 기능하고, 상기의 콘택홀이 형성될때 제거된다.
그러므로, 상기 도전막(8)을 제거한 다음 캐패시터전극은 그 도전막이 퇴적되는영역까지 배선용 영역에서 증가될 수 있다. 상기 도전막이 상기 배열의 마진에서 증가하도록 하기 위하여 상기의 콘택홀을 형성하는 데에서 형성되기 때문에 광투사 및 노출에서의 패턴의 배열은 낮은 정밀도를 가지고서 실행되어 제조공정에서 양호한 수율을 기대할 수 있다.
본 발명에서의 콘택홀(40)은 다음의 방법으로 형성된다. 콘택홀이 형성될 영역 R은 광투사 및 노출에 의해서 형성된 레지스트패턴(resist pattern)(50)의 마스크로 이방성 재활성이온에칭(anisotropic reactive ion etching : RIE)에 의해 제거된다. 그리고 제2층절연막(9), 상기의 도전막(8) 및 제1층절연막(27)은 에칭에 의해서 차례로 제거된다.
상기 콘택홀(40)은 하부면(bottom face)은 제1e도에 도시한 바와같이 상기의 콘택홀(40)의 상부개구(1b) 또는 림(rim) 제2절연층(29)으로부터 돌출부까지 이르는 상태에서 인터페이스 1a를 확산영역중 하나의 표면으로 제한하고, 상기의 상부개구(1b)와 하부면(1a) 사이의 대규모의 레벨차 H가 나타내어진다(제1e도 및 제2도를 참고).
더우기, 상기 캐패시터전극(41)이 상기 돌출부(30)를 사용하여 형성될 수 있기 때문에, 상기 콘택홀(24)이 광투사 및 노출(제13도 참조)에 의해 형성된 상기 레지스트패턴(50)과 일치하는 돌출부 영역에서 형성되어 있다 하더라도, 상기 캐패시터전극(41)은 면적에 있어서, 이 실시예에서의 상기 돌출부(30)와 같은 그러한 돌출부를 가지고 있지 않은 상기 캐패시터전극(241)보다 더 상기 돌출부(30)에 의해 에워싸는 상기 면적까지 증가될 수 있다.
그래서, 상기 캐패시터전극(41)은 상기 돌출부(30)와 같은 돌출부를 가지고 있지 않은 상기 캐패시터전극(241)보다도 더욱 축적된 용량를 가질 수 있다. 상기 축적용량의 증가는 상기 캐패시터전극(41)의 영역증가에 대응하고, 아울러 상기 캐패시터전극(41)의 면적증가는 상기 돌출부(30)에 의해 에워싼 면적과 일치한다.
예를들어, 상기 캐패시터전극(41)의 면적이 상기 돌출부(30)로 인하여 제15도에 도시된 상기 캐패시터전극(241)보다 20% 이상 증가한다면, 상기 캐패시터전극(41)의 축적용량은 상기 캐패시터전극(241)보다 20% 이상 증가한다. 더미로서 가능하는(제1도c 참조) 상기 도전막(8)은 상기의 콘택홀(40)이 형성될때 제거되고, 대신에 배선용 영역이 결국 깊이의 방향으로 증가될 수 있다.
따라서 상기 콘택홀의 내벽(inner wall)을 따라 구비된 캐패시터전극 상층배선은 그 배선의 영역에서 증가될 수 있다. 환언하면 상기의 캐패시터전극과 확산영역 사이의 콘택홀에서의 대규모 레벨차는 상기 캐패시터전극의 영역에서 증가한다.
또한, 상기 축적용량 증가의 관점으로부터, 상기 캐패시터(131~133)는 제3e도와 제4도에 도시된 상기돌출부(30)를 이용하여 형성될 수 있기 때문에, 상기 캐패시터(131~133)의 총면적은 상기 돌출부(30)에 의해 에워싸진 상기 면적까지 증가할 수 있다.
그래서, 상기 캐패시터(131~133)는 돌출부가 없는 상기 캐패시저전극(241)의 축적용량보다 큰 전체축적 용량을 가질 수 있다.
게다가, 제3 도(f)와 제4 도에 도시된 바와같이, 상기 돌출부(30)는 상기 절연막(122)의 영역(122a)로 퇴적되어 있기 때문에, 상기 영역(122a)에 대응하는 면적이 상기 캐패시터(131~133)의 전체면적에 더해져서, 상기 축적용량이 증가될 수 있다.
적절하게는 본 발명에서의 도전층은 RIE와 같은 이방성에칭으로 SiO2보다 더욱 빠르게 제거될 수 있는 물질이고, 가장 바람직한 예로서는 폴리실리콘막이다. 폴리실리콘막으로 퇴적된 WSi등의 실리사이드막이 사용될 수 있다. 상기의 도전층은 예를들어 상기의 광투사 및 노출에 의해 형성된 포토레지스트 패턴으로 이방성 재활성이온에칭(RIE)에 의해 제거되고, 그리고 도전막과 도전매립막이 형성된다.
본 발명의 다른 실시예에 따른 기술적 관점에서 개구 및 매립막을 통해서 확산영역까지 비트선을 접속하기 위한 콘택홀은 자기정합으로 형성될 수 있다. 따라서 그 셀은 최소화될 수 있다. 이러한 경우, 상기의매몰막은 상기 자기정합의 마진을 증가하는데에 유용하다.
본 발명의 또 다른 실시예에 있어서 더욱 빠르게 에칭되는 도전막(즉, 폴리실리콘막)은 층절연막상에 퇴적되고 아울러 패턴이 형성되며 이로써 콘택홀을 형성하기 위하여 절연막이 형성된다.
이러한 방법에서 상기의 콘택홀은 그 콘택홀이 형성되어야 하는 영역에서 정확하게 형성될 수 있다. 상기 콘택홀이 고농도 불순물의 다결정 Si으로 채워지고, 이로써 상기 반도체기판상에 도전물질을 퇴적하므로써 형성된 배선이 상기 반도체기판에서 확산등의 방법으로 형성된 배선에 전기적으로 접속될때 상기 반도체기판의 배선은 상기의 반도체기판상에 정확하게 배열될 수 있다. 이러한 방법으로 배선 접속의 신뢰성을 갖는 메모리를 제조할 수 있다.
본 발명은 첨부도면에서 도시된 실시예에 따라 아래에서 상세하게 설명되는바 본 발명이 여기에서 개시된 구체적인 구성에 제한되지 않는다.
[실시예1]
도면 제1(g)도에서 DRAM(MOS트랜지스터)은약 0.4㎛의 두께를 갖는 SiO2열산화막에서 분리되는 Si기판(1)과 약 100Å의 두께를 갖는 게이트산화막(3)을 통하여 고농도의 인(phosphorus ; P)을 확산시키므로서 약 3000Å의 두께로 상기의 기판(1)상에 형성된 다결정 Si막과 CVD에 의하여 상기 게이트배선의 상부 및 측면상에 SiO2를 퇴적시킨 다음에 이방성이온 재활성에칭(RIE)에 의해 형성된 SiO2스페이서(5),(6)과 상기 스페이서를 퇴적하고 그리고 약 0.2㎛의 두께를 갖도록 하기 위하여 CVD에 의해 형성된 층절연SiO2막(27)과, 상부개구(1b)와 하부면(1a)(제1(e)도 참조) 사이에 약 1.2㎛의 대규모 레벨차로 확산영역중 하나의 상부 R에 형성 콘택홀(40)과, 약 0.5㎛의 두께를 갖는 상기 다결정 Si막(28)과 약 0.1㎛의 두께로 CVD에 의해 상기 Si기판상에 퇴적된 SiO2(29)와 상기 확산영역 K을 제외한 영역상의 사이에 개재된 상기 콘택홀을 구비하는 캐패시터전극 상층배선(41)과 약 0.1㎛의 두께로 CVD에 의해 형성된 SiO2막(13) 및 상기 SiO2막(29)상에 차례로 퇴적된 양쪽을 평평하게 하기 위하여 약 0.3㎛의 두께로 CVD에 의해 형성된 제4층절연막(14)을 통하여 상기 확산영역중 다른 위치상에 형성된 비트라인접속의 콘택홀(242)과, 그리고 콘택홀(42)상의 개구(242)를 갖는 상기 SiO2막(14)상에 약 0.3㎛의 두께의 WSi막을 퇴적한후에 광투사 및 노출과 이방성 RIE에 의해 형성된 상층 비트 배선(15)으로 구성된다.
상기 캐패시터전극(41)을 갖는 상기 콘택홀(40)의 상부개구(1b)는 상기 SiO2막(29)의 톱니모양의 돌출부(30)를 구비한다. 상기 돌출부는 0.4~0.6㎛(제14도 참조)의 높이 H2를 갖는다. 상기 캐패시터전극(41)은 고농도의 인(phosphorus)을 CVD에 의해 도프한 약 500Å 두께를 갖는 막의 다결정 Si를 퇴적하고 이어 광투사 및 노출과 이방성 RIE 에 의해 상기 다결정 Si막의 패턴형성에 의해 상기 하부층에 형성되는 캐패시터하부전극(10)과 그리고 고농도의 인(P) 약 1500Å 두께를 갖는 도프된 다결정 Si막을 퇴적한 다음 광투사 및 노출과 이방성 RIE에 의하여 약 80Å 두께를 갖는 SiN 캐패시터 절연막(11)을 통하여 상기의 상부층에 형성되어 있는 캐패시터 상부전극(12)으로 구성된다. 이때의 제조방법을 설명한다.
ⅰ) SiO2의 스페이서(spacer)의 상측(5)과 SiO2스페이서의 측면(또는 측벽)을 갖는 게이트전극(4)과 절연층으로의 기능을 갖는 SiO2막 및 레지스트층을 구비하는 상기 Si기판(1)상에 있는 모든것이 제1(a)도에 도시된 바와같이 차례로 퇴적되고, 아울러 특정패턴의 레지스트막이 형성되며, ⅱ) 상기 확산영역 K의 표면(111b)이 부분적으로 노출되기까지 상기의 확산영역 K상의 SiO2막만 상기 레지스트막의 마스크로 이방성 RIE에 의해 제거된다. 그리고나서 남은부분의 SiO2막(27)과 상기 SiO2막(27)보다 더욱 빠르게 에칭되는 물질의 도전층으로의 기능을 갖는 다결정 Si층(도면에 미도시됨) 및 레지스트층(도면에 미도시됨)을 구비하는 상기 Si기판(1)상에 걸친 모든것이 차례로 퇴적되고, 아울러 특정한 패턴의 레지스트막이 형성된다.
ⅲ) 상기의 레지스트막의 마스크로 상기 도전층이 에칭되어서 상기 확산영역 K에 전기적으로 접속되는 상기 확산영역 K(도면 제1b도 참조)상에 남아있는 동안에 상기 도전막(8)은 상기 확산영역 R상에 있는 상기 SiO2막(27)을 통하여 남게 된다.
ⅳ) 상기 도전막(8)과 상기 도전 매립막(28), SiO2막(9) 및 레지스트층(도면에 미도시)을 포함하는 상기 제1 층절연막(7)상에 걸친 모든것이 차례로 퇴적되고 아울러 콘택홀을 형성하기 위한 특정패턴의 레지스트막(50)이 형성된다.(제1d도 참조)
ⅴ) 상기 레지스트막(50)의 마스크로, 상기 확산영역 R상에 있는 SiO2막(9)과 도전막이 차례로 에칭되고, 이와 동시에 상기 톱니모양의 돌출부(30)에 의해 정의된 상부개구(1b)를 갖는 상기의 콘택홀(40) 및 SiO2막(29)(제1e도 참조)을 형성하기 위하여 상기 도전막(8) 하부에 있는 상기 SiO2막(27)이 제거되어야 비로서 상기 확산영역 R에서의 상기의 기판(1)에 대해 상기 인터페이스(interface)(1a)상이 부분적으로 노출된다.
상기 콘택홀(40)의 형성은 제13a~c도를 참고하여 상세히 설명한다.
먼저, 제1d도에서, 상기 콘택홀(40)을 형성하는 상기 콘택홀(40)을 형성하는 상기 레지스트패턴(50)은 상기 캐패시터전극(41)이 형성될 영역을 제외한 부분에서 광투사 및 노출에 의해 상기 SiO2막(9)상에 형성된다.
환언하면, 레지스트홀(50a)은 상기 캐패시터전극(41)이 상기 레지스트패턴(50)을 사용하여 형성될 상기 영역에 형성된다. 이때, 제13도(a)에 도시된 바와같이, 상기 레지스트패턴(50)은 마스크로 사용되고, 아울러 상기 SiO2막(9)은 공지의 기술에 의해 에칭된다. 상기 레지스트패턴(50)의 보호때문에 에칭되지 않은 상기 SiO2막의 잔여분이 상기 SiO2막(29)이다.
이때, 상기 톱니모양의 SiO2막(29)은 상기 레지스트홀(50a)의 저부에 원주모양으로 노출되어 있다. 상기 노출된 돌출부는 제13c도에 도시된 바와같이 형성된 상기 콘택홀(40)의 상부개구(1b)이다. 이때, 제13b도에 도시된 바와같이, 상기 레지스트패턴(50)의 마스크로, 상기 폴리 Si 도전막(8)은 공지의 기술에 의해 에칭된다. 그 결과, 상기 SiO2막(27)은 노출되고 아울러 상기 캐패시터전극용 영역은 상기 도전막(8)의 표면영역에 대응하는 면적으로 정의된다.
또한, 상기 SiO2막(29)은 상기 레지스트홀(50a)의 저부에 원주모양의 높이 H2로 노출되어 있다. 제13c도에 도시된 바와같이, 상기 레지스트패턴(50)의 마스크와 유사하게, 상기 SiO2막(27)은 공지의 기술로 에칭된다. 그 결과 상기 콘택홀(40)의 저면 (1a)은 상기 Si기판의 표면이 노출된다.
그러므로, 상기 캐패시터전극용 영역이 부가적으로 에칭된 상기 SiO2막(27)의 표면면적에 대응하는 면적으로 정의된다. 상기의 공정으로, 제14도에 도시된 바와같이, 상기 콘택홀(40)은 영역 R의 0.8~1.2㎛ 높이로 형성됨과 동시에 상기 돌출부(30)는 0.4~0.6㎛ 높이로 형성된다. 이때, 상기 레지스트패턴(50)은 제거된다.
제1e도는 상기 레지스트패턴(50)이 제거된 다음의 결과를 보여주고 있다.
(ⅵ) 이때, 상기 확산영역 K 또는 다른 것을 제외로 하는 상기 Si기판(1)상에는 상기의 캐패시터전극(41)이 형성된다(제1f도 참조). 상기의 캐패시터전극(41)은 CVD에 의해 고농도의 인(P)로 도프된 약 500Å 두께의 막을 갖도록 다결정 Si를 도프하고 그리고 이 막을 광투사 및 노출과 이방성 RIE로 패턴형성에 의하여 상기 하부층에 형성되는 캐패시터 하부전극(10)과, 약 1500Å 두께를 갖고 고농도의 인(P)로 도프된 다결정 Si막을 퇴적한 다음 광투사 및 노출과 이방성 RIE에 의해 약 80Å 두께의 SiN 노출과 이방성 RIE에 의해 약 80Å 두께의 Sin 캐패시터 절연막(11)을 통하여 상기 상부층에 형성되어 있는 캐패시터 상부전극(12)으로 구성된다. 따라서, 상기의 콘택홀(40)은 상기의 캐패시터 상부전극(12) 및 캐패시터 하부전극(10)으로 채워진다.
(ⅶ) 게다가, 상기 캐패시터전극(41)과 상기 SiO2막 및 평탄하게 하기 위한 상기 SiO2막(14)를 포함하여 구비하는 상기 Si기판(1)상에 걸쳐 있는 모든것이 차례로 퇴적되고, 그리고나서 상기 도전 매몰막(28)상에 있는 상기 SiO2막(13)(14)는 콘택홀(비트라인 콘택홀)을 형성하기 위하여 제거된다.
(ⅷ) 상기의 콘택홀을 포함하는 상기 SiO2막(14)을 걸쳐 있는 모든것, 즉 특정한 패턴의 비트선(15)이 형성된다.(제1g도를 참조)
이러한 방법으로, DRAM 메모리셀은 구성된다. 이 실시예에 있어, 상기 워드선(word line)이 형성된 다음, 상기 다결정 Si 패턴(8)(28)은 상기 SiO2막상에 형성되며, 게다가 상기 SiO2막(9)이 퇴적된다.
그런다음, 캐패시터전극과 상기 기판의 확산영역중 하나이어야 하는 영역에 있어 콘택홀이 형성될 부분에 있는 상기의 SiO2막(27)(9)와, 다결정 Si 패턴에서 더미(dummy)인 상기 도전막이 에칭에 의해 제거되고, 그리고나서 상기 캐패시터전극(41) 형성된다. 그 결과, 상기의 캐패시터전극(41)은 그 전극영역에서 증가된다. 이에 더불어, 상기 캐패시터전극(41)이 상기 돌출부(30)를 이용하여 형성될 수 있기 때문에, 상기 콘택홀(24)이 광투사 및 노출(제15도 참조)에 의해 형성된 상기 레지스트패턴(50)과 일치하는 돌출부 영역으로 형성된다 하더라도, 이 실시예에서 돌출부(30)와 같은 돌출부가 없는 상기 캐패시터전극(241) 이상으로 상기 돌출부(30)에 의해 에워싼 영역까지 상기 캐패시터전극(41)의 면적이 증가될 수 있다.
그러므로, 상기 캐패시터전극(41)은 상기 돌출부(30)와 같은 돌출부가 없는 상기 캐패시터전극(241)보다 더 축적용량을 가질 수 있다. 상기 축적용량의 증가는 상기 캐패시터전극(41)의 면적증가와 대응하고, 아울러 상기 캐패시터전극(41)의 면적증가는 상기 돌출부(30)에 의해 에워싸진 상기 면적과 일치한다.
예를들어, 상기 캐패시터전극(41)의 면적이 상기 돌출부(30) 때문에 제15도에 있는 상기캐패시터전극(241)보다 20% 이상 증가한다면, 상기 캐패시터전극(41)의 축적용량은 상기 캐패시터전극(241)보다 20% 이상 증가한다. 상기 캐패시터전극(41)의 영역이 증가하므로써, 동일한 기입전압에서 축적되는 전하량은 증가되고, 그리고 α광선의 입사에 의해 야기된 소프트에러(soft error)에 대한 신뢰성이 개선된다. 상기의 콘택홀(40)(42)은 상기 다결정 Si 패턴(8)(28)을 구비하므로서 양쪽의 확산영역상에 형성되어서, 상기 캐패시터전극 콘택부 및 비트선 콘택부에 있어 상기 콘택홀(40)(42)을 형성하는데 자기정합의 마진이 개선될 수 있다.
묘사된 바와같이 본 발명에 따르면, (ⅰ) 광투사 및 노출에 있어 상기 패턴의 자기정합이 실행될 수 있기 때문에 제조공정에서의 양호한 생산성을 기대할 수 있고, (ⅱ) 상기의 캐패시터전극 및 확산영역에 있는 콘택부들 사이의 레벨차를 사용하므로써 상기 캐패시터전극의 영역이 증가될 수 있다.
게다가, 상기 캐패시터전극은 돌출부를 이용하여 형성될 수 있기 때문에, 양 콘택홀이 돌출부 면적과 동일한 레지스트패턴을 사용하므로서 형성된다 하더라도 돌출부를 갖지 않은 콘택홀에 형성된 캐패시터전극 이상으로 상기 캐패시터전극의 축적용량을 증가할 수 있다. 상기한 캐패시터전극의 영역에서의 증가때문에, 축적된 전하의 합성량은 동일한 기입전압하에서 증가될 수 있고, 아울러 소프트에러의 신뢰성이 개선된다.
[실시예2]
제3a도에 있어서, 약 100Å 두께의 열적산화된 게이트 절연막(113)은 약 0.4㎛의 열산화막(112)에 의해 구성요소가 분리되어 있는 반도체기판상에 형성되어 있고, MOS트랜지스터의 게이트 배선과 제2하층배선(114)는 고농도의 인(P)으로 확산된 약 3000Å 두께의 다결정 Si막을 구비하는 상기 게이트 절연막(113)상에 형성된다. 상기 배선(114)의 상부 및 측면상에는 SiO2스페이서(115)(116)가 형성되고, 제1하층배선(117)은 상기 스페이서(115)(116)의 마스크로 확산에 의해 상기의 기판(111)에서 형성된다. 상기의 스페이서(115)(116)는 다음의 방법으로 형성된다.
즉, SiO2가 CVD에 의해 퇴적되고, 이어 재활성이온에칭(RIE)등과 같은 이방성에칭에 의해 이루어진다. 층들은 서로 절연하기 위하여 약 2.0㎛의 SiO2박막(118)이 상기 스페이서(115)(116)으로 퇴적된 상기 배선들상에 CVD에 의해 퇴적된다.
제3b도에 도시된 바와같이, 콘택홀이 필요로 하는 부분 x에서 더미 패턴을 형성하기 위하여, SiO2를 에칭하는데 필요한 시간의 주기에 있어 차이가 있는 약 0.5㎛ 두께의 다결정 Si막(119)이 상기의 기판상에 퇴적되어 상기 SiO2막(118)을 씌우고, 이어 광투사 및 노출에 의해서 형성된 포토레지스트패턴으로 RIE등과 같은 이방성에칭방법에 의해 에칭된다. 이 공정에서 콘택홀이 필요로 하지 않는 상기 배선들 사이에 있는 영역은 제3도(b)도에서의 참조부호 Y에 의해 표시되는 상기 절연막(118)을 갖는다.
그런다음, 약 0.1㎛의 두께를 갖는 SiO2박막이 CVD에 의해 퇴적되고 나서, 제3c도에 도시된 바와같이, 상기 SiO2막(120)의 돌출부(120a)를 형성하기 위하여 상기의 SiO2막(120)의 두께와 대응하는 깊이로 RIE등과 같은 이방성에칭방법으로 상기 기판의 표면을 에칭시킨다. 이때, 상기의 노출된 다결정 Si막(119)는 플라즈마 에칭등과 같은 이방성에칭방법으로 제거된다(제3d도 참조)
그리고, 상기의 기판표면을 씌우고 있는 상기 SiO2막(118)은 상기의 SiO2막(118)의 두께에 대응하는 깊이로 RIE등과 같은 이방성에칭방법으로 제거된다. 이러한 공정들로, 콘택홀을 필요로 하지 않은 부분 Y에 있는 상기의 절연막을 상실하지 않고 상기 상층배선을 갖는 콘택을 제조하는 상기 콘택홀이 형성되는 위치 x에서 상기의 기판(111)은 노출되어, 상기의 콘택홀은 확산영역(117)과 관련하여 자기정합으로 형성된다.상기 콘택홀은 상기 상부개구(30a)에서 톱니모양의 SiO2돌출부(30)를 갖는다.
다음, 고농도의 인(P)으로 도프된 약 0.4㎛ 두께의 다결정 Si막(121)은, 제3f도에서 보인 바와같이, 상기 콘택홀에 채워지는 다결정 Si막(121)을 완료하기 위하여, 제3e도와 같이 CVD에 의해 퇴적됨과 아울러 상기 다결정 Si막(121)의 두께와 대응하는 깊이로 RIE등과 같은 이방성에칭방법으로 에칭된다. 상기 다결정 막(121)을 에칭한 다음, 약 2.0㎛ 두께의 SiO2막(122)는 CVD에 의해 상기 기판의 표면상에 형성된다.
상기에서 언급된 공정으로, 상기 확산영역상에 상기 콘택홀을 퇴적하는 상기의 다결정 Si 매립층(121)은 자기정합으로 형성된다. 상기의 다결정 Si막(121)의 패턴을 상기 다수층(mult-layen) 상층배선과 상기 기판 사이에 콘택을 형성하는 상기 콘택홀이 형성될 모든 위치에서 동시에 형성되어서, 상기의 다결정 Si 매립층은 상기의 제2 하층배선과 관련하여 자기정합으로 모든 콘택홀에서 형성된다. 상기의 기판에 가까이 있는 상기의 매립층(121)은 전기적 접속을 획득하기 위하여 상기 기판의 표면상에서 상기 매몰영역(117)과 직접 접촉되어 있다.
상기의 매립층(121)이 형성된 다음, 반도체장치는 메모리셀을 형성하는데 필수적인 캐패시터 및 비트라인을 구비하여 제4 도에 도시된 바와같이 상기 기판상에 있는 다수층배선의 구조로 형성된다. 상기 캐패시터를 형성하기 위하여, 이 캐패시터와 접속하기 위한 매립층(121b)를 퇴적하는 CVD SiO2박막(122)이 제거됨과 아울러 상기 SiO2박막(122)이 제거된 위치에서 상기 매립층(121b)에 접속된 캐패시터 하부전극(131)이 형성된다. 이때, 캐패시터 절연막(132)이 형성되면서 상기 하부전극(131)을 퇴적하며, 그리고 캐패시터 상부전극(133)이 퇴적된다.
상기에서 언급된 퇴적공정으로, 절연물질을 메모리셀 캐패시터 요소가 형성되는 상기 반도체기판의 표면상에서 층절연막(134)로서 형성된다. 이와 아울러 비트라인(136)은 상기 절연막(134)을 통하여 형성된다. 상기 비트선(136)은 다결정 Si 배선(136a)의 다수층 도전체과 고융점을 갖는 금속으로 형성되고, 그리고 상기 반도체기판에 형성된 상기 배선과의 접속 필요로 하는 위치에서 상기 매몰 다결정 Si막(121a)과 접속되어 있다.
상기의 접속동정에서, 확산에 의하여 상기 기판에 형성된 배선이 매립층(121a)에 의하여 상기 기판상에서 제조되어 왔기 때문에 충분한 콘택영역이 정확한 전기적접속을 위해 유지될 수 있다. 4개층 이상을 구비하는 다수층배선은 16M DRAM 등과 같은 0.6㎛ 배선폭의 고집적 LSI에서 적용되고, 그리고 상기의 기판에 접속될 그 배선은 또한 2개층 이상을 포함한다.
이러한 반도체구조에서, 또한, 상기의 다결정 Si 필름(121)의 패턴은 상기의 다수층 상층배선과 상기의 기판상에서 콘택을 형성하는 상기의 콘택홀이 형성될 모든 위치에서 동시에 형성되므로써, 상기의 다결정 Si 매립층은 상기의 게이트 배선에 관련하여 자기정합으로 모든 콘택홀에서 형성된다.
게다가, 상기 캐패시터(131~133)는 상기 돌출부(30)를 이용하여 형성될 수 있기 때문에, 상기 캐패시터(131~133)의 전면적은 이 실시예에서 돌출부(30)(제15도 참조)와 같은 돌출부를 갖지 않은 상기 캐패시터전극(241) 이상으로 상기 돌출부(30)에 의해 에워싸진 면적까지 증가할 수 있다. 그러므로, 상기 캐패시터(131~133)는 돌출부를 갖지 않은 상기 캐패시터전극(241)의 축적용량보다 큰 전체축적용량을 가질 수 있다.
제4 도에서 보인 상기의 반도체장치는 상기의 기판에 형성된 확산층인 하층배선 및 메모리셀의 캐패시터 하부전극과 비트선으로 구성된 상층배선을 갖는 구성을 갖는다.
이상에서 설명한 바와같이, 본 발명에 의하면 배선폭이 0.6㎛ 이하인 고집적 LSI에서 다수층 하부 및 상층배선 사이에 있는 콘택을 형성하는 콘택홀이 정확하게 고밀도로 형성될 수 있다.
게다가, 캐패시터는 돌출부를 이용하여 형성될 수 있기 때문에, 상기 캐패시터는 돌출부가 없는 콘택홀에 형성된 캐패시터 이상으로 축적용량을 증가할 수 있다. 상기의 하부 및 상층배선 사이에 있는 콘택홀이 상기 배선들과 관련하여 자기정합으로 형성되므로 광투사 및 노출에서의 패턴정합은 낮은 정확도로 실행될 수 있다. 따라서, 제조공정에서의 양호한 수율을 기대할 수 있다.
본 발명은 다수층의 배선을 요구하는 반도체메모리용으로 특히 적합하다.

Claims (9)

  1. 측벽 및 게이트영역들 사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하층배선을 갖는 반도체기판상에 다음의 공정으로 반도체메모리를 제조하는 방법에 있어서,
    (ⅰ) 상기한 각각의 게이트영역의 측벽보다 상기의 확산영역에서 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다 용이하게 에칭되는 물질로 이루어진 층절연막을 형성하는 공정과, (ⅱ) 상기 층절연막의 전체 표면상에 이 층절연막보다 용이하게 에칭되는 물질로 도전층을 퇴적하는 공정과, (ⅲ) 상기의 콘택홀을 형성하기 위한 패턴막으로 에칭하여 상기의 확산영역에서 콘택홀이 형성될 부분만을 제외하고 상기 도전층을 제거하는 공정과, (ⅳ) 다시 상기의 전체표면상에 상기의 콘택홀을 형성하기 위한 절연막 및 패턴막을 퇴적하는 공정과, (ⅴ) 상기 확산영역에 이르는 상기 콘택홀을 자기정합으로 형성하기 위하여 차례로 에칭하여 상기의 남은 부분의 도전층 및 상기 층절연막을 제거하고, 상기 콘택홀을 형성하기 위해 퇴적된 상기 패턴을 제거하여 상기 콘택홀의 상부개구부에서의 에칭후 남아있는 상기 절연막의 톱니모양 돌출부를 형성하는 공정을 포함한 것을 특징으로 하는 반도체메모리의 제조방법.
  2. 제1항에 있어서, 상기의 반도체기판은 Si기판이고, 상기의 층절연막은 SiO2막으로 하여, 상기의 전층은 폴리실리콘층으로 한것을 특징으로 하는 반도체 메모리의 제조방법.
  3. 측벽 및 게이트 영역들 사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하층 배선을 갖는 반도체기판상에 다음의 공정으로 반도체 메모리를 제조하는 방법에 있어서, (ⅰ) 상기한 각각의 게이트 영역의 측벽보다 상기의 확산영역에서 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다 용이하게 에칭되는 물질로 이루어진 층절연막을 형성하는 공정과, (ⅱ) 상기 층절연막의 전체표면상에 상기의 층절연막보다 용이하게 에칭되는 물질로 도전층을 퇴적하는 공정과, (ⅲ) 상기의 콘택홀을 형성하기 위한 패턴막으로 에칭하여 상기의 확산영역에서 콘택홀이 형성될 부분만을 제외하고 상기 도전층을 제거하는 공정과, (ⅳ) 다시 상기의 전체표면상에 상기 콘택홀을 형성하기 위한 절연막 및 패턴막을 퇴적하는 공정과, (ⅴ) 상기 확산영역에 이르는 상기 콘택홀을 자기정합으로 형성하기 위하여 차례로 에칭하여 상기의 남은 부분의 도전층 및 상기 층절연막을 제거하고, 아울러 상기 콘택홀을 형성하기 위해 형성된 상기 패턴을 형성하여서 상기 콘택홀의 개구부에서의 에칭후 남아있는 상기 절연막의 톱니모양 돌출부를 형성하는 공정과, (ⅵ) 고농도의 불순물로 도프된 폴리실리콘막을 퇴적하여 돌출부를 갖는 콘택홀을 충진하고 덮어버리며 아울러 광투사및 노출과 캐패시티 하부 전극을 형성하기 위한 재활성 이온 에칭방법에 의해 상기 폴리 실리콘막의 패턴을 형성하는 공정 및, (ⅶ) 고농도의 불순물로 도프된 폴리실리콘막의 SiN막인 캐패시티 절연막을 통하여 퇴적하고 아울러 광투사및 노출과 캐패시티 상부전극을 형성하기 위한 재활성 이온에칭방법으로 상기 폴리실리콘막의 패턴하는 공정을 부가로 포함한 것을 특징으로 하는 반도체메모리의 제조방법.
  4. 제3항에 있어서, 상기의 반도체기판은 Si기판이고, 상기의 층절연막은 SiO2막이며, 상기의 도전층을 폴리실리콘층인 것을 특징으로 하는 반도체메모리의 제조방법.
  5. 측벽 및 게이트영역들 사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하층배선을 갖는 반도체기판상에 반도체메모리를 제조하는 방법에 있어서, (ⅰ) 상기한 각각의 게이트영역의 측벽보다 상기의 확산영역에서 작은 두께를 갖고 상기의 반도체기판의 물질보다 용이하게 에칭되는 물질로 이루어진 층절연막을 형성하는 공정과, (ⅱ) 상기의 확산영역에 이르는 콘택홀을 자기정합으로 형성하기 위하여 콘택홀을 형성하기 위한 패턴막으로 상기 절연막을 에칭함과 동시에, 아울러 상기 콘택홀을 형성하기 위해 형성된 상기 패턴을 형성하여서 상기 콘택홀의 개구부에서의 에칭후 남아있는 상기 절연막의 톱니모양 돌출부를 형성하는 공정과, (ⅲ) 상기의 층절연막보다 용이하게 에칭되는 물질의 도전층이 돌출부가 있는 상기의 콘택홀을 갖는 층절연막의 전표면에 걸쳐서 퇴적하는 공정과, (ⅳ) 상기의 콘택홀을 매립막으로 존재하고 있는 상기의 남은 부분의 도전층으로 채우도록 하기 위하여 상기의 콘택홀이 그 확산영역에서 형성될 부분만을 제외하고 상기의 도전층을 에칭하여 제거하는 공정과, (ⅴ) 상기의 전표면에 걸쳐서 절연막을 퇴적하고 그리고 상기의 비트선이 층공과 매몰막을 거쳐서 상기의 활성영역에 접속되도록 하기 위하여 상기의 절연막에 있는 상기의 매립막상에 비트선을 접속하기 위한 상기의 층공을 형성하는 공정을 포함한 것을 특징으로 하는 반도체메모리의 제조방법.
  6. 측벽 및 게이트영역들 사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하층배선을 갖는 반도체기판상에 반도체메모리를 제조하는 방법에 있어서, (ⅰ) 상기한 각각의 게이트영역의 측벽보다 상기의 확산영역에서 작은 두께를 갖고 그리고 상기의 반도체기판의 물질보다 용이하게 에칭되는 물질로 이루어진 층절연막을 형성하는 공정과, (ⅱ) 상기의 층절연막보다 더욱 용이하게 에칭되는 물질의 도전층이 상기의 층절연막의 전표면에 걸쳐서 퇴적되는 공정과, (ⅲ) 캐패시터전극과 비트선용 콘택홀이 상기의 확산영역에 형성될 부분만을 제외한 상기의 도전층을 상기 콘택홀의 형성용 패턴막을 에칭하여 제거하는 공정과, (ⅳ) 상기의 절연막을 퇴적하고 나서 상기 남은부분의 도전층에 가까이 있는 측벽상에만 상기의 절연막을 남기도록 하기 위하여 상기 절연막을 에칭하고, 형성된 콘택홀의 상부개구에 대응하는 위치에 남아있는 절연막의 톱니모양 돌출부를 형성하는 공정은, (ⅴ) 에칭으로 상기의 남은부분의 도전층을 제거하는 공정과, (ⅵ) 상부개구에 톱니모양 돌출부를 갖는 상기 콘택홀을 자기정합으로 형성하기 위하여 상기의 층절연막을 에칭하는 공정을 포함한 것을 특징으로 하는 반도체메모리의 제조방법.
  7. 제6항에 있어서, 상기의 반도체기판은 Si기판이고, 상기의 층절연막은 SiO2막이며, 그리고 상기의 도전층은 폴리실리콘층인 것을 특징으로 하는 반도체메모리의 제조방법.
  8. 측벽 및 게이트영역 사이에 있는 확산영역을 구비한 복수의 게이트부들로 구성되어 있는 하층배선을 갖는 반도체기판상에 다음의 공정으로 반도체메모리를 제조하는 방법에 있어서, (ⅰ) 상기한 각각의 게이트영역의 측벽보다 상기 확산영역에서 작은 두께를 갖고 그리고 반도체기판의 물질보다 용이하게 에칭되는 물질로 되어 있는 층절연막을 형성하는 공정과, (ⅱ) 상기의 층절연막보다 용이하게 에칭되는 물질의 도전층이 상기 층절연막의 전체표면에 걸쳐서 퇴적되는 공정과, (ⅲ) 캐패시터전극 및 비트선용 콘택홀이 상기의 확산영역에서 형성될 부분만을 제외하고 상기의 도전층을 콘택홀 형성용 패턴막으로 에칭하여 제거하는 공정과, (ⅳ) 상기의 전체표면을 걸쳐서 절연막을 퇴적하고 그리고나서 상기의 남은부분의 도전층에 가까이 있는 상기의 벽상에만 상기의 절연막을 남기도록 하기 위하여 상기의 절연막을 에칭하고 형성되는 콘택홀의 개구부에 대응하는 위치에 상기 남아있는 절연막의 톱니모양 돌출부를 형성하는 공정은; (ⅴ) 상기의 남은부분의 도전층을 에칭으로 제거하는 공정과, (ⅵ) 상부개구에 상기 톱니모양의 돌출부를 갖는 상기의 콘택홀을 자기정합으로 형성하기 위하여 상기의 층절연막을 에칭하는 공정과, (ⅶ) 콘택홀을 걸쳐서 고농도의 불순물로 도프된 폴리실리콘막을 퇴적하여 돌출부를 갇는 상기 콘택홀을 충진하여 덮어버리고 그리고 상층배선을 갖는 콘택을 제조하는 상기 콘택홀에서의 폴리실리콘으로 매립층을 제조하는 상기 콘택홀에서의 폴리실리콘으로 매립층을 형성하기 위하여 상기의 폴리실리콘막을 에칭하는 공정들을 포함하는 것을 특징으로 하는 반도체메모리의 제조방법.
  9. 제8항에 있어서, 상기의 반도체기판은 Si기판이고, 상기의 층절연막은 SiO2막이며, 그리고 상기의 도전층은 폴리실리콘층인 것을 특징으로 하는 반도체메모리의 제조방법.
KR1019900022098A 1989-12-29 1990-12-28 반도체메모리의 제조방법 KR960002078B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP1340159A JP2574910B2 (ja) 1989-12-29 1989-12-29 半導体装置の製造方法
JP1-340159 1989-12-29
JP2074639A JP2547882B2 (ja) 1990-03-23 1990-03-23 半導体装置の製造方法
JP2-74639 1990-03-23

Publications (2)

Publication Number Publication Date
KR910013505A KR910013505A (ko) 1991-08-08
KR960002078B1 true KR960002078B1 (ko) 1996-02-10

Family

ID=26415810

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900022098A KR960002078B1 (ko) 1989-12-29 1990-12-28 반도체메모리의 제조방법

Country Status (5)

Country Link
US (2) US5100828A (ko)
EP (1) EP0439965B1 (ko)
KR (1) KR960002078B1 (ko)
DE (1) DE69030433T2 (ko)
TW (1) TW218933B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0453644B1 (de) * 1990-04-27 1995-05-10 Siemens Aktiengesellschaft Verfahren zur Herstellung einer Öffnung in einem Halbleiterschichtaufbau und dessen Verwendung zur Herstellung von Kontaktlöchern
JP2524863B2 (ja) * 1990-05-02 1996-08-14 三菱電機株式会社 半導体装置およびその製造方法
US5236860A (en) * 1991-01-04 1993-08-17 Micron Technology, Inc. Lateral extension stacked capacitor
US5231043A (en) * 1991-08-21 1993-07-27 Sgs-Thomson Microelectronics, Inc. Contact alignment for integrated circuits
TW243541B (ko) * 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
KR960003773B1 (ko) * 1992-08-25 1996-03-22 금성일렉트론주식회사 디램(DRAM) 셀(Cell) 제조방법
US5563089A (en) * 1994-07-20 1996-10-08 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5605857A (en) * 1993-02-12 1997-02-25 Micron Technology, Inc. Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells
US5840605A (en) * 1993-04-19 1998-11-24 Industrial Technology Research Institute Dual layer polysilicon capacitor node DRAM process
KR100388519B1 (ko) * 1995-02-22 2003-09-19 마이크론 테크놀로지, 인크. 메모리셀의커패시터배열위에비트선을형성하는방법및이를이용한집적회로및반도체메모리장치
WO2001009946A1 (de) * 1999-07-29 2001-02-08 Infineon Technologies Ag Verfahren zur herstellung integrierter halbleiterbauelemente
DE10332600B3 (de) 2003-07-17 2005-04-14 Infineon Technologies Ag Verfahren zum Herstellen eines elektrisch leitenden Kontaktes
JP4301227B2 (ja) * 2005-09-15 2009-07-22 セイコーエプソン株式会社 電気光学装置及びその製造方法、電子機器並びにコンデンサー

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986903A (en) * 1974-03-13 1976-10-19 Intel Corporation Mosfet transistor and method of fabrication
US3984822A (en) * 1974-12-30 1976-10-05 Intel Corporation Double polycrystalline silicon gate memory device
US4268951A (en) * 1978-11-13 1981-05-26 Rockwell International Corporation Submicron semiconductor devices
JPS5681968A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of semiconductor device
US4577392A (en) * 1984-08-03 1986-03-25 Advanced Micro Devices, Inc. Fabrication technique for integrated circuits
JPS6237960A (ja) * 1985-08-13 1987-02-18 Toshiba Corp 読み出し専用半導体記憶装置の製造方法
JPS6286853A (ja) * 1985-10-14 1987-04-21 Fujitsu Ltd 半導体装置の製造方法
DE3609274A1 (de) * 1986-03-19 1987-09-24 Siemens Ag Verfahren zur herstellung eines selbstjustiert positionierten metallkontaktes
JPS63237551A (ja) * 1987-03-26 1988-10-04 Toshiba Corp 半導体装置の製造方法
US4916083A (en) * 1987-05-11 1990-04-10 International Business Machines Corporation High performance sidewall emitter transistor
JPS63281457A (ja) * 1987-05-13 1988-11-17 Hitachi Ltd 半導体メモリ
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
JP2612836B2 (ja) * 1987-09-23 1997-05-21 シーメンス、アクチエンゲゼルシヤフト 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法
US4852062A (en) * 1987-09-28 1989-07-25 Motorola, Inc. EPROM device using asymmetrical transistor characteristics
JPH01129440A (ja) * 1987-11-14 1989-05-22 Fujitsu Ltd 半導体装置
US4977105A (en) * 1988-03-15 1990-12-11 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing interconnection structure in semiconductor device
JP2723530B2 (ja) * 1988-04-13 1998-03-09 日本電気株式会社 ダイナミック型ランダムアクセスメモリ装置の製造方法
JP2695185B2 (ja) * 1988-05-02 1997-12-24 株式会社日立製作所 半導体集積回路装置及びその製造方法
DE3916228C2 (de) * 1988-05-18 1995-06-22 Toshiba Kawasaki Kk Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung
JPH0278270A (ja) * 1988-09-14 1990-03-19 Hitachi Ltd 半導体記憶装置及びその製造方法
JP2633650B2 (ja) * 1988-09-30 1997-07-23 株式会社東芝 半導体記憶装置およびその製造方法
JP2904533B2 (ja) * 1989-03-09 1999-06-14 株式会社東芝 半導体装置の製造方法
US4965217A (en) * 1989-04-13 1990-10-23 International Business Machines Corporation Method of making a lateral transistor

Also Published As

Publication number Publication date
EP0439965A2 (en) 1991-08-07
KR910013505A (ko) 1991-08-08
EP0439965B1 (en) 1997-04-09
US5100828A (en) 1992-03-31
EP0439965A3 (en) 1991-12-04
DE69030433D1 (de) 1997-05-15
US5118640A (en) 1992-06-02
TW218933B (ko) 1994-01-11
DE69030433T2 (de) 1997-10-09

Similar Documents

Publication Publication Date Title
US5302540A (en) Method of making capacitor
EP0348046B1 (en) Method of producing a semiconductor device
US5976930A (en) Method for forming gate segments for an integrated circuit
EP0661752B1 (en) Dynamic random access memory device and method for producing the same
KR0141218B1 (ko) 고집적 반도체장치의 제조방법
KR960002078B1 (ko) 반도체메모리의 제조방법
US6194262B1 (en) Method for coupling to semiconductor device in an integrated circuit having edge-defined, sub-lithographic conductors
US6528369B1 (en) Layer structure having contact hole and method of producing same
KR100219483B1 (ko) 반도체 장치의 커패시터 제조방법
KR950009741B1 (ko) 반도체 메모리 셀의 제조방법 및 그 구조
JP2557592B2 (ja) 半導体メモリセルの製造方法
US4897700A (en) Semiconductor memory device
US5247197A (en) Dynamic random access memory device having improved contact hole structures
US6143600A (en) Method of fabricating a semiconductor memory device having bit line directly held in contact through contact with impurity region in self-aligned manner
US6246087B1 (en) Memory cell structure for semiconductor memory device
US6369456B1 (en) Semiconductor device and producing method thereof
KR100325471B1 (ko) 디램의 제조 방법
US5326998A (en) Semiconductor memory cell and manufacturing method thereof
US6184145B1 (en) Method of manufacturing semi-conductor memory device using two etching patterns
US5492849A (en) Method of forming a capacitor in a semiconductor device
US5677220A (en) Method of manufacturing a semiconductor device
JP2950550B2 (ja) 半導体記憶装置の製造方法
KR910002041B1 (ko) 디램셀의 제조방법
KR0168403B1 (ko) 반도체 장치의 커패시터 제조방법
US5714780A (en) Semiconductor memory and method of fabricating the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090123

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee