JP2904533B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2904533B2 JP2904533B2 JP2046714A JP4671490A JP2904533B2 JP 2904533 B2 JP2904533 B2 JP 2904533B2 JP 2046714 A JP2046714 A JP 2046714A JP 4671490 A JP4671490 A JP 4671490A JP 2904533 B2 JP2904533 B2 JP 2904533B2
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- film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置の製造方法に係り、特にMOSFET
やDRAM等におけるコンタクトの形成方法に関する。
やDRAM等におけるコンタクトの形成方法に関する。
（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に
より、いわゆるMOS型DRAMの高集積化、大容量化が急速
に進められている。
より、いわゆるMOS型DRAMの高集積化、大容量化が急速
に進められている。
この高集積化に伴い、情報（電荷）を蓄積するキャパ
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。
このような問題を解決し、高集積化、大容量化をはか
るための方法の１つとして、多結晶シリコン等で形成さ
れたストレージノードをシリコン基板上に形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄積電荷量を増大させるためにいろいろな方法が提案さ
れている。
るための方法の１つとして、多結晶シリコン等で形成さ
れたストレージノードをシリコン基板上に形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄積電荷量を増大させるためにいろいろな方法が提案さ
れている。
その１つに、MOSキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスィッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にMOSキャパシタの静電
容量を増大させるようにした積層型メモリセルと呼ばれ
るメモリセル構造が提案されている。
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスィッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にMOSキャパシタの静電
容量を増大させるようにした積層型メモリセルと呼ばれ
るメモリセル構造が提案されている。
この積層型メモリセルは、第26図（ａ）乃至第26図
（ｃ）に示すように、ｐ型のシリコン基板101内に形成
された素子分離絶縁膜102によって素子分離された１メ
モリセル領域内に、ｎ−形拡散層からなるソース・ドレ
イン領域104a,104bと、ソース・ドレイン領域104a,104b
間にゲート絶縁膜105を介してゲート電極106とを形成し
スィッチングトランジスタとしてのMOSFETを構成すると
共に、この上層にMOSFETのソース領域104aにコンタクト
するようにMOSFETのゲート電極106および隣接メモリセ
ルのMOSFETのゲート電極（ワード線）上に絶縁膜107を
介して形成された第１のキャパシタ電極110と、第２の
キャパシタ電極112とによってキャパシタ絶縁膜111を挾
みキャパシタを形成してなるものである。
（ｃ）に示すように、ｐ型のシリコン基板101内に形成
された素子分離絶縁膜102によって素子分離された１メ
モリセル領域内に、ｎ−形拡散層からなるソース・ドレ
イン領域104a,104bと、ソース・ドレイン領域104a,104b
間にゲート絶縁膜105を介してゲート電極106とを形成し
スィッチングトランジスタとしてのMOSFETを構成すると
共に、この上層にMOSFETのソース領域104aにコンタクト
するようにMOSFETのゲート電極106および隣接メモリセ
ルのMOSFETのゲート電極（ワード線）上に絶縁膜107を
介して形成された第１のキャパシタ電極110と、第２の
キャパシタ電極112とによってキャパシタ絶縁膜111を挾
みキャパシタを形成してなるものである。
この積層型メモリセルは、次のようにして形成され
る。
る。
すなわち、この積層型メモリセルは、ｐ型のシリコン
基板101内に、ｎ−形拡散層からなるソース・ドレイン
領域104a,104bと、ソース・ドレイン領域104a,104b間に
ゲート絶縁膜105を介してゲート電極106とを形成しスィ
ッチングトランジスタとしてのMOSFETを形成する。
基板101内に、ｎ−形拡散層からなるソース・ドレイン
領域104a,104bと、ソース・ドレイン領域104a,104b間に
ゲート絶縁膜105を介してゲート電極106とを形成しスィ
ッチングトランジスタとしてのMOSFETを形成する。
次いで、基板表面全体に絶縁膜107としての酸化シリ
コン膜を形成した後、ドレイン領域104bへのコンタクト
を行うためのストレージノードコンタクト108を形成
し、高濃度にドープされた多結晶シリコン層からなる第
１のキャパシタ電極110のパターンを形成する。
コン膜を形成した後、ドレイン領域104bへのコンタクト
を行うためのストレージノードコンタクト108を形成
し、高濃度にドープされた多結晶シリコン層からなる第
１のキャパシタ電極110のパターンを形成する。
そして、この第１のキャパシタ電極110上に酸化シリ
コン膜等からなるキャパシタ絶縁膜111および、多結晶
シリコン層を順次堆積する。
コン膜等からなるキャパシタ絶縁膜111および、多結晶
シリコン層を順次堆積する。
この後、多結晶シリコン層内にリンなどのイオンをイ
オン注入し、900℃120分程度の熱処理を行い、所望の導
電性を持つように高濃度にドープされた多結晶シリコン
層を形成する。
オン注入し、900℃120分程度の熱処理を行い、所望の導
電性を持つように高濃度にドープされた多結晶シリコン
層を形成する。
そして、高濃度にドープされた多結晶シリコン層をパ
ターニングして、第２のキャパシタ電極112と第１のキ
ャパシタ電極110とによってキャパシタ絶縁膜111を挾ん
だキャパシタが形成される。
ターニングして、第２のキャパシタ電極112と第１のキ
ャパシタ電極110とによってキャパシタ絶縁膜111を挾ん
だキャパシタが形成される。
最後に、層間絶縁膜107′を形成し、ビット線コンタ
クト113を形成すると共に、モリブデン・ポリサイド等
によりビット線を形成し、さらにこの上層に層間絶縁膜
107″を形成して、MOSFETとキャパシタとからなるメモ
リセルが得られる。
クト113を形成すると共に、モリブデン・ポリサイド等
によりビット線を形成し、さらにこの上層に層間絶縁膜
107″を形成して、MOSFETとキャパシタとからなるメモ
リセルが得られる。
このような構成では、ストレージノード電極を素子分
離領域の上まで拡大することができ、また、ストレージ
電極の段差を利用できることから、キャパシタ容量をプ
レーナ構造の数倍乃至数十倍に高めることができる。
離領域の上まで拡大することができ、また、ストレージ
電極の段差を利用できることから、キャパシタ容量をプ
レーナ構造の数倍乃至数十倍に高めることができる。
さらに、よりキャパシタパターン面積を大きくできる
積層型メモリセルとして、第27図（ａ）乃至第27図
（ｃ）に示すようにスイッチングトランジスタ形成後、
先にビット線を形成し、その後キャパシタを形成するも
のである。
積層型メモリセルとして、第27図（ａ）乃至第27図
（ｃ）に示すようにスイッチングトランジスタ形成後、
先にビット線を形成し、その後キャパシタを形成するも
のである。
この積層型メモリセルは次のようにして形成される。
まず、積層型メモリセルは、第26図に示したメモリセ
ルと同様に、ｐ型のシリコン基板201内に、ｎ−形拡散
層からなるソース・ドレイン領域204a,204bと、ソース
・ドレイン領域204a,204b間にゲート絶縁膜205を介して
ゲート電極206とを形成しスィッチングトランジスタと
してのMOSFETを形成する。
ルと同様に、ｐ型のシリコン基板201内に、ｎ−形拡散
層からなるソース・ドレイン領域204a,204bと、ソース
・ドレイン領域204a,204b間にゲート絶縁膜205を介して
ゲート電極206とを形成しスィッチングトランジスタと
してのMOSFETを形成する。
次いで、基板表面全体に絶縁膜207としての酸化シリ
コン膜を形成した後、ソース領域204aへのコンタクトを
行うためのビット線コンタクト213を形成し、モリブデ
ン・ポリサイド等によりビット線214のパターンを形成
する。
コン膜を形成した後、ソース領域204aへのコンタクトを
行うためのビット線コンタクト213を形成し、モリブデ
ン・ポリサイド等によりビット線214のパターンを形成
する。
そして、層間絶縁膜207′を形成したのち、ドレイン
領域204bへのコンタクトを行うためのストレージノード
コンタクト208を形成し、高濃度にドープされた多結晶
シリコン層からなる第１のキャパシタ電極210のパター
ンを形成する。
領域204bへのコンタクトを行うためのストレージノード
コンタクト208を形成し、高濃度にドープされた多結晶
シリコン層からなる第１のキャパシタ電極210のパター
ンを形成する。
そして、この第１のキャパシタ電極210上に酸化シリ
コン膜等からなるキャパシタ絶縁膜211および、多結晶
シリコン層を順次堆積する。
コン膜等からなるキャパシタ絶縁膜211および、多結晶
シリコン層を順次堆積する。
この後、多結晶シリコン層内にリンなどのイオンをイ
オン注入し、900℃120分程度の熱処理を行い、所望の導
電性を持つように高濃度にドープされた多結晶シリコン
層を形成する。
オン注入し、900℃120分程度の熱処理を行い、所望の導
電性を持つように高濃度にドープされた多結晶シリコン
層を形成する。
そして、高濃度にドープされた多結晶シリコン層をパ
ターニングして、第２のキャパシタ電極212と第１のキ
ャパシタ電極210とによってキャパシタ絶縁膜211を挾ん
だキャパシタが形成される。ここで第２のキャパシタ電
極212は、基板表面全体に形成される。
ターニングして、第２のキャパシタ電極212と第１のキ
ャパシタ電極210とによってキャパシタ絶縁膜211を挾ん
だキャパシタが形成される。ここで第２のキャパシタ電
極212は、基板表面全体に形成される。
最後に、層間絶縁膜207″を形成して、MOSFETとキャ
パシタとからなるメモリセルが得られる。
パシタとからなるメモリセルが得られる。
この構造では、ストレージノード電極をビット線コン
タクト方向に拡大することができることから、第26図に
示した構造のメモリセルに比べて、さらにキャパシタ容
量を高めることが可能となる。
タクト方向に拡大することができることから、第26図に
示した構造のメモリセルに比べて、さらにキャパシタ容
量を高めることが可能となる。
（発明が解決しようとする課題） しかしながら、このような積層型メモリセル構造のDR
AMにおいても、高集積化に伴う素子の微細化が進むにつ
れて、ストレージノード・コンタクトとゲート電極との
間の距離（第26図（ａ）、第27図（ａ）に11で示す）お
よびビット線コンタクトとゲート電極との間の距離（第
26図（ａ）、第27図（ａ）に12で示す）も縮めざるを得
なくなってきている。このため、ストレージノードとゲ
ート電極との間およびビット線とゲート電極との間の短
絡を招き易く、これが信頼性低下の原因となっている。
AMにおいても、高集積化に伴う素子の微細化が進むにつ
れて、ストレージノード・コンタクトとゲート電極との
間の距離（第26図（ａ）、第27図（ａ）に11で示す）お
よびビット線コンタクトとゲート電極との間の距離（第
26図（ａ）、第27図（ａ）に12で示す）も縮めざるを得
なくなってきている。このため、ストレージノードとゲ
ート電極との間およびビット線とゲート電極との間の短
絡を招き易く、これが信頼性低下の原因となっている。
さらに、このようなコンタクトとゲート電極との距離
の縮小の問題は、メモリセル部のみならず、周辺回路の
あらゆるパターンにおいてあてはまる。
の縮小の問題は、メモリセル部のみならず、周辺回路の
あらゆるパターンにおいてあてはまる。
第28図は、周辺回路のトランジスタの例を示したもの
である。
である。
このような周辺回路部においても微細化が進むにつれ
て、ゲート電極と隣接コンタクトとの距離13,14を縮小
せざるを得ず、短絡の問題を招くことになる。
て、ゲート電極と隣接コンタクトとの距離13,14を縮小
せざるを得ず、短絡の問題を招くことになる。
本発明は、前記実情に鑑みてなされたもので、メモリ
セル占有面積の縮小化にもかかわらず、ストレージノー
ドとゲート電極との間、ビット線とゲート電極との間あ
るいは周辺回路における各コンタクトの配線とゲート電
極との間の短絡を防止し、小形で信頼性の高いメモリセ
ル構造およびその製造方法を提供することを目的とす
る。
セル占有面積の縮小化にもかかわらず、ストレージノー
ドとゲート電極との間、ビット線とゲート電極との間あ
るいは周辺回路における各コンタクトの配線とゲート電
極との間の短絡を防止し、小形で信頼性の高いメモリセ
ル構造およびその製造方法を提供することを目的とす
る。
（課題を解決するための手段） そこで本発明では、ゲート電極のまわりを厚い絶縁膜
で覆うようにした後、少なくとも下層のコンタクト形成
領域のゲート電極を第１の耐酸化性絶縁膜で被覆するよ
うにした状態で、多結晶シリコン膜を形成し、さらに該
多結晶シリコン膜の少なくとも一部を第２の耐酸化性絶
縁膜で被覆した状態で、層間絶縁膜を形成し、該多結晶
シリコン膜をエッチングストッパとしてコンタクト孔を
形成し、該多結晶シリコン膜を酸化すると共に、さら
に、第２の耐酸化性絶縁膜下の多結晶シリコン膜をエッ
チングストッパとして上記の層間絶縁膜のパターニング
を行うようにしている。
で覆うようにした後、少なくとも下層のコンタクト形成
領域のゲート電極を第１の耐酸化性絶縁膜で被覆するよ
うにした状態で、多結晶シリコン膜を形成し、さらに該
多結晶シリコン膜の少なくとも一部を第２の耐酸化性絶
縁膜で被覆した状態で、層間絶縁膜を形成し、該多結晶
シリコン膜をエッチングストッパとしてコンタクト孔を
形成し、該多結晶シリコン膜を酸化すると共に、さら
に、第２の耐酸化性絶縁膜下の多結晶シリコン膜をエッ
チングストッパとして上記の層間絶縁膜のパターニング
を行うようにしている。
（作用） 上記方法によれば、多層のコンタクトを形成するよう
な半導体装置において、コンタクト形成領域の層間絶縁
膜の下には多結晶シリコン膜がゲート電極を覆うように
形成されているため、ストレージノードコンタクト形成
時、ストッパとして作用するため、ゲート電極との距離
がなくてもゲート電極とショートすることはない。
な半導体装置において、コンタクト形成領域の層間絶縁
膜の下には多結晶シリコン膜がゲート電極を覆うように
形成されているため、ストレージノードコンタクト形成
時、ストッパとして作用するため、ゲート電極との距離
がなくてもゲート電極とショートすることはない。
そして、ストッパの多結晶シリコンを耐酸化性絶縁膜
に対して選択性のあるエッチング方法によりエッチング
除去したのち、酸化工程を経て、上層に第２の耐酸化性
絶縁膜の形成されていない領域の多結晶シリコン膜は酸
化膜となるため、この多結晶シリコン膜を介してのショ
ートの心配はない。
に対して選択性のあるエッチング方法によりエッチング
除去したのち、酸化工程を経て、上層に第２の耐酸化性
絶縁膜の形成されていない領域の多結晶シリコン膜は酸
化膜となるため、この多結晶シリコン膜を介してのショ
ートの心配はない。
さらに、この酸化に際し、上層に第２の耐酸化性絶縁
膜が形成されているために、酸化されずに残った多結晶
シリコン膜は、次のコンタクト形成工程でもストッパと
して作用する。例えば、第26図のような、積層型メモリ
セルにおいて、ビット線コンタクト形成領域のゲート電
極を覆うように第２の耐酸化性絶縁膜を形成しておけ
ば、下層のストレージノードコンタクト形成を多結晶シ
リコンをストッパとして行った後、ビット線コンタクト
形成に際しても全く同様にしてストッパとして作用させ
ることができ、ビット線コンタクトとゲートとの距離が
なくてもショートの心配はない。
膜が形成されているために、酸化されずに残った多結晶
シリコン膜は、次のコンタクト形成工程でもストッパと
して作用する。例えば、第26図のような、積層型メモリ
セルにおいて、ビット線コンタクト形成領域のゲート電
極を覆うように第２の耐酸化性絶縁膜を形成しておけ
ば、下層のストレージノードコンタクト形成を多結晶シ
リコンをストッパとして行った後、ビット線コンタクト
形成に際しても全く同様にしてストッパとして作用させ
ることができ、ビット線コンタクトとゲートとの距離が
なくてもショートの心配はない。
このように必要に応じて、多結晶シリコン膜を耐酸化
性の絶縁膜で被覆しておくようにすればビット線コンタ
クト形成時のみならず、後続の周辺回路等のコンタクト
形成時にストッパとして使用でき極めて容易に信頼性の
高い半導体装置を形成することが可能となる。
性の絶縁膜で被覆しておくようにすればビット線コンタ
クト形成時のみならず、後続の周辺回路等のコンタクト
形成時にストッパとして使用でき極めて容易に信頼性の
高い半導体装置を形成することが可能となる。
また、第１の耐酸化性絶縁膜形成後、多結晶シリコン
膜の形成に先立ち、コンタクト形成領域の第１の耐酸化
性絶縁膜を除去しておくようにすれば、多結晶シリコン
膜は、コンタクト形成時に、イオン注入等によってドー
ピングしておくようにしてもよいし、また、しなくても
ソース・ドレイン領域からの再拡散によりドープされる
ため、コンタクト形成に際して除去する必要がなくな
り、表面の段差の低減を助長するという効果を奏功す
る。
膜の形成に先立ち、コンタクト形成領域の第１の耐酸化
性絶縁膜を除去しておくようにすれば、多結晶シリコン
膜は、コンタクト形成時に、イオン注入等によってドー
ピングしておくようにしてもよいし、また、しなくても
ソース・ドレイン領域からの再拡散によりドープされる
ため、コンタクト形成に際して除去する必要がなくな
り、表面の段差の低減を助長するという効果を奏功す
る。
（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。
に説明する。
実施例１ 第１図（ａ）乃至第１図（ｃ）は、本発明実施例の積
層型メモリセル構造のDRAMのビット線方向に隣接する２
ビット分を示す平面図、そのＡ−Ａ′断面図およびＢ−
Ｂ′断面図である。この例では、キャパシタをビット線
の下に形成するようにしている。
層型メモリセル構造のDRAMのビット線方向に隣接する２
ビット分を示す平面図、そのＡ−Ａ′断面図およびＢ−
Ｂ′断面図である。この例では、キャパシタをビット線
の下に形成するようにしている。
このDRAMは、MOSFETのゲート電極６の上および側壁は
厚い絶縁膜８で覆われており、ビット線コンタクトおよ
びストレージノードコンタクトはゲート電極に極めて近
接あるいはオーバラップした状態で形成されていること
を特徴とするもので、他部については従来例のビット線
の下にキャパシタを形成する積層型メモリセル構造のDR
AMと同様である。
厚い絶縁膜８で覆われており、ビット線コンタクトおよ
びストレージノードコンタクトはゲート電極に極めて近
接あるいはオーバラップした状態で形成されていること
を特徴とするもので、他部については従来例のビット線
の下にキャパシタを形成する積層型メモリセル構造のDR
AMと同様である。
すなわち、比抵抗５Ω・cm程度のｐ型のシリコン基板
１内に形成された素子分離絶縁膜２によって分離された
活性化領域内に、ソース・ドレイン領域を構成するｎ−
形拡散層4a,4bと、これらソース・ドレイン領域間にゲ
ート絶縁膜５を介して形成されたゲート電極６とによっ
てMOSFETを構成すると共に、この上層に形成される層間
絶縁膜内に形成されたコンタクトを介して、このｎ−形
拡散層4aにコンタクトするようにストレージノード電極
16が形成され、上層のプレート電極18との間にキャパシ
タ絶縁膜17を介在せしめることによりキャパシタを形成
している。そして層間絶縁膜19に形成されたビット線コ
ンタクト20を介してビット線21が形成されている。
１内に形成された素子分離絶縁膜２によって分離された
活性化領域内に、ソース・ドレイン領域を構成するｎ−
形拡散層4a,4bと、これらソース・ドレイン領域間にゲ
ート絶縁膜５を介して形成されたゲート電極６とによっ
てMOSFETを構成すると共に、この上層に形成される層間
絶縁膜内に形成されたコンタクトを介して、このｎ−形
拡散層4aにコンタクトするようにストレージノード電極
16が形成され、上層のプレート電極18との間にキャパシ
タ絶縁膜17を介在せしめることによりキャパシタを形成
している。そして層間絶縁膜19に形成されたビット線コ
ンタクト20を介してビット線21が形成されている。
そしてゲート電極６はメモリアレイの一方向に連続的
に配列されてワード線を構成している。
に配列されてワード線を構成している。
次に、このDRAMの製造方法について図面を参照しつつ
説明する。
説明する。
第２図乃至第９図はこのDRAMの製造工程を示す図であ
り、各図において（ａ）乃至（ｃ）はそれぞれビット線
方向に隣接する２ビット分を示す平面図、そのＡ−Ａ′
断面図、Ｂ−Ｂ′断面図である。
り、各図において（ａ）乃至（ｃ）はそれぞれビット線
方向に隣接する２ビット分を示す平面図、そのＡ−Ａ′
断面図、Ｂ−Ｂ′断面図である。
まず、第２図（ａ）乃至（ｃ）に示すように、比抵抗
５Ω・cm程度のｐ型のシリコン基板１の表面に、通常の
LOCOS法により素子分離絶縁膜２およびパンチスルース
トッパ用のｐ−型拡散層３を形成した後、熱酸化法によ
り膜厚10nm程度の酸化シリコン膜からなるゲート絶縁膜
５を形成した後、ゲート電極材料としての多結晶シリコ
ン膜や金属膜あるいはポリサイド膜を全面に堆積し、さ
らにこの上層にCVD法により酸化シリコン膜等の絶縁膜
を膜厚100〜300nm程度堆積し、フォトリソ技術および異
方性エッチング技術を用いてゲート電極６およびゲート
上の絶縁膜７を同時にパターニングする。なお、ここで
ゲート電極上の絶縁膜として、窒化シリコン膜あるいは
窒化シリコン膜と酸化シリコン膜の複合膜を用いても良
い。窒化シリコン膜は、酸化シリコン膜に比べ、コンタ
クト形成および配線形成時に行われる希HF溶液を用いた
処理に対し強い耐エッチング性をもつためのゲート電極
とコンタクトの配線のショートの防止に対してより有効
となる。
５Ω・cm程度のｐ型のシリコン基板１の表面に、通常の
LOCOS法により素子分離絶縁膜２およびパンチスルース
トッパ用のｐ−型拡散層３を形成した後、熱酸化法によ
り膜厚10nm程度の酸化シリコン膜からなるゲート絶縁膜
５を形成した後、ゲート電極材料としての多結晶シリコ
ン膜や金属膜あるいはポリサイド膜を全面に堆積し、さ
らにこの上層にCVD法により酸化シリコン膜等の絶縁膜
を膜厚100〜300nm程度堆積し、フォトリソ技術および異
方性エッチング技術を用いてゲート電極６およびゲート
上の絶縁膜７を同時にパターニングする。なお、ここで
ゲート電極上の絶縁膜として、窒化シリコン膜あるいは
窒化シリコン膜と酸化シリコン膜の複合膜を用いても良
い。窒化シリコン膜は、酸化シリコン膜に比べ、コンタ
クト形成および配線形成時に行われる希HF溶液を用いた
処理に対し強い耐エッチング性をもつためのゲート電極
とコンタクトの配線のショートの防止に対してより有効
となる。
そして、このゲート電極６をマスクとしてAsあるいは
Ｐイオンをイオン注入し、ｎ−形拡散層からなるソース
・ドレイン領域4a,4bを形成し、スィッチングトランジ
スタとしてのMOSFETを形成する。この拡散層の深さは、
例えば150nm程度とする。この後、ゲート絶縁膜の耐圧
を向上させるために必要であれば熱酸化を行い、さらに
CVD法により、膜厚100nm程度以下の酸化シリコン層ある
いは窒化シリコン層からなる絶縁膜を全面に堆積し、反
応性イオンエッチング法により、全面をエッチングし、
ゲート電極４の側面に自己整合的に側壁絶縁膜８を残置
せしめる。この後、軽い酸化を行い、コンタクト領域は
薄い絶縁膜９で覆われるようにする。側壁絶縁膜８とし
ては、ゲート上絶縁膜と同様、窒化シリコン膜を用いる
ことにより、より耐圧の向上をはかることができる。
Ｐイオンをイオン注入し、ｎ−形拡散層からなるソース
・ドレイン領域4a,4bを形成し、スィッチングトランジ
スタとしてのMOSFETを形成する。この拡散層の深さは、
例えば150nm程度とする。この後、ゲート絶縁膜の耐圧
を向上させるために必要であれば熱酸化を行い、さらに
CVD法により、膜厚100nm程度以下の酸化シリコン層ある
いは窒化シリコン層からなる絶縁膜を全面に堆積し、反
応性イオンエッチング法により、全面をエッチングし、
ゲート電極４の側面に自己整合的に側壁絶縁膜８を残置
せしめる。この後、軽い酸化を行い、コンタクト領域は
薄い絶縁膜９で覆われるようにする。側壁絶縁膜８とし
ては、ゲート上絶縁膜と同様、窒化シリコン膜を用いる
ことにより、より耐圧の向上をはかることができる。
この後、第３図（ａ）乃至第３図（ｃ）に示すよう
に、この上層に、CVD法により、膜厚20nm程度の第１の
窒化シリコン膜10,膜厚70nm程度の多結晶シリコン膜11
そして膜厚10nm程度の第２の窒化シリコン膜12からなる
３層膜を堆積し、これらをパターニングする。各膜はそ
の都度必要に応じてパターニングするようにするが、こ
こでは、第２の窒化シリコン膜12は、例えばCHF3とO2と
を用いたRIEにより、その下の多結晶シリコンに対し、
５〜15の選択比でパターニングすることができ、ビット
線コンタクト領域とその周辺の多結晶シリコン膜を覆う
ように形成されている。このようにして３層膜を形成し
た後、全面にリンガラス等の絶縁膜からなる層間絶縁膜
13を形成する。
に、この上層に、CVD法により、膜厚20nm程度の第１の
窒化シリコン膜10,膜厚70nm程度の多結晶シリコン膜11
そして膜厚10nm程度の第２の窒化シリコン膜12からなる
３層膜を堆積し、これらをパターニングする。各膜はそ
の都度必要に応じてパターニングするようにするが、こ
こでは、第２の窒化シリコン膜12は、例えばCHF3とO2と
を用いたRIEにより、その下の多結晶シリコンに対し、
５〜15の選択比でパターニングすることができ、ビット
線コンタクト領域とその周辺の多結晶シリコン膜を覆う
ように形成されている。このようにして３層膜を形成し
た後、全面にリンガラス等の絶縁膜からなる層間絶縁膜
13を形成する。
続いて、第４図（ａ）乃至第４図（ｃ）に示すよう
に、フォトリソ法および反応性イオンエッチングによ
り、その層間絶縁膜13をパターニングし、ストレージノ
ードコンタクト14を形成する。このとき、層間絶縁膜13
のエッチングレートに対して多結晶シリコン膜のエッチ
ングレートが非常に小さくなるようにエッチング条件を
選択することにより、多結晶シリコン膜11がエッチング
ストパとして作用し、ストレージノードコンタクト14と
ゲート電極６との距離がほとんどなくてもゲート電極６
とストレージノード電極とのショートが起こる心配はな
い。このためのエッチング条件としては、例えばCHF3と
O2とを用いたRIEにより、その下の多結晶シリコンに対
し、５〜15の選択比を確保することができる。
に、フォトリソ法および反応性イオンエッチングによ
り、その層間絶縁膜13をパターニングし、ストレージノ
ードコンタクト14を形成する。このとき、層間絶縁膜13
のエッチングレートに対して多結晶シリコン膜のエッチ
ングレートが非常に小さくなるようにエッチング条件を
選択することにより、多結晶シリコン膜11がエッチング
ストパとして作用し、ストレージノードコンタクト14と
ゲート電極６との距離がほとんどなくてもゲート電極６
とストレージノード電極とのショートが起こる心配はな
い。このためのエッチング条件としては、例えばCHF3と
O2とを用いたRIEにより、その下の多結晶シリコンに対
し、５〜15の選択比を確保することができる。
この後、第５図（ａ）乃至第５図（ｃ）に示すよう
に、CDE法（等方性ドライエッチング）により、ストレ
ージノードコンタクト部14の多結晶シリコン膜11をエッ
チング除去し下地の窒化シリコン膜10を露呈せしめる。
このときのエッチング条件としては、CF4とO2とを用い
た等方性ドライエッチングにより、下地の窒化シリコン
膜に対して10〜20あるいはそれ以上の選択比を確保する
ことができる。
に、CDE法（等方性ドライエッチング）により、ストレ
ージノードコンタクト部14の多結晶シリコン膜11をエッ
チング除去し下地の窒化シリコン膜10を露呈せしめる。
このときのエッチング条件としては、CF4とO2とを用い
た等方性ドライエッチングにより、下地の窒化シリコン
膜に対して10〜20あるいはそれ以上の選択比を確保する
ことができる。
そして、第６図（ａ）乃至第６図（ｃ）に示すよう
に、水蒸気雰囲気中でストレージノードコンタクト側壁
に露呈した多結晶シリコン膜11および上層を第２の窒化
シリコン膜12で被覆されていない多結晶シリコン膜11を
酸化し、酸化シリコン膜15とする。このときの条件とし
ては例えば900℃、30分程度とする。ここでは、多結晶
シリコン膜上にリンガラスが形成されており、このリン
ガラス中のリン等が多結晶シリコン中にドーピングされ
るため、多結晶シリコンの酸化速度が増し、比較的低
温、短時間の酸化工程での多結晶シリコンを酸化するこ
とができる。このように酸化シリコン膜15が介在してい
るため、多結晶シリコン膜11を介して配線がショートす
るなどの心配はない。また、もし層間絶縁膜としてリン
ガラス等の低融点の絶縁膜を用いると、この酸化工程で
層間絶縁膜が溶融し平坦化することができる。また、多
結晶シリコンを酸化させるための酸化工程時、開孔され
ているストレージノードコンタクト部分は第１の窒化シ
リコン膜等の耐酸化性絶縁膜によりカバーされているた
め、その下のシリコン基板が酸化されることはない。
に、水蒸気雰囲気中でストレージノードコンタクト側壁
に露呈した多結晶シリコン膜11および上層を第２の窒化
シリコン膜12で被覆されていない多結晶シリコン膜11を
酸化し、酸化シリコン膜15とする。このときの条件とし
ては例えば900℃、30分程度とする。ここでは、多結晶
シリコン膜上にリンガラスが形成されており、このリン
ガラス中のリン等が多結晶シリコン中にドーピングされ
るため、多結晶シリコンの酸化速度が増し、比較的低
温、短時間の酸化工程での多結晶シリコンを酸化するこ
とができる。このように酸化シリコン膜15が介在してい
るため、多結晶シリコン膜11を介して配線がショートす
るなどの心配はない。また、もし層間絶縁膜としてリン
ガラス等の低融点の絶縁膜を用いると、この酸化工程で
層間絶縁膜が溶融し平坦化することができる。また、多
結晶シリコンを酸化させるための酸化工程時、開孔され
ているストレージノードコンタクト部分は第１の窒化シ
リコン膜等の耐酸化性絶縁膜によりカバーされているた
め、その下のシリコン基板が酸化されることはない。
この後、CHF3とO2とをエッチングガスとして用いた異
方性エッチング等により、ストレージノードコンタクト
部分の第１の窒化シリコン膜およびその下の薄い酸化膜
を除去することにより、シリコン基板表面を露出させ
る。このとき、ゲート電極の側壁および上部は厚い絶縁
膜で被覆されているためゲート電極に達する心配はな
い。あるいは上記エッチングに対して選択比のある膜で
被覆しておくようにしてもよい。
方性エッチング等により、ストレージノードコンタクト
部分の第１の窒化シリコン膜およびその下の薄い酸化膜
を除去することにより、シリコン基板表面を露出させ
る。このとき、ゲート電極の側壁および上部は厚い絶縁
膜で被覆されているためゲート電極に達する心配はな
い。あるいは上記エッチングに対して選択比のある膜で
被覆しておくようにしてもよい。
このようにしてストレージノードコンタクトを形成し
た後、全面に多結晶シリコン膜を堆積し、ドーピングを
行った後、フォトリソグラフィー技術および反応性イオ
ンエッチング技術によりストレージノード電極16をパタ
ーニングする。そして、この上層にCVD法により膜厚10n
m程度の窒化シリコン膜堆積した後900℃程度の水蒸気雰
囲気中で30分程度酸化し、酸化シリコン膜を形成し、窒
化シリコン膜と酸化シリコン膜との２層構造のキャパシ
タ絶縁膜17を形成する。さらにこの上層に多結晶シリコ
ン膜を堆積し、ドーピングを行った後、フォトリソグラ
フィー技術および反応性イオンエッチング技術によりプ
レート電極18をパターニングする。この後、プレート電
極18をマスクとして不要部のキャパシタ絶縁膜を除去
し、さらにこの上層に酸化シリコン膜からなる層間絶縁
膜19を堆積する。このようにして第７図（ａ）乃至第７
図（ｃ）に示すように、キャパシタが形成される。
た後、全面に多結晶シリコン膜を堆積し、ドーピングを
行った後、フォトリソグラフィー技術および反応性イオ
ンエッチング技術によりストレージノード電極16をパタ
ーニングする。そして、この上層にCVD法により膜厚10n
m程度の窒化シリコン膜堆積した後900℃程度の水蒸気雰
囲気中で30分程度酸化し、酸化シリコン膜を形成し、窒
化シリコン膜と酸化シリコン膜との２層構造のキャパシ
タ絶縁膜17を形成する。さらにこの上層に多結晶シリコ
ン膜を堆積し、ドーピングを行った後、フォトリソグラ
フィー技術および反応性イオンエッチング技術によりプ
レート電極18をパターニングする。この後、プレート電
極18をマスクとして不要部のキャパシタ絶縁膜を除去
し、さらにこの上層に酸化シリコン膜からなる層間絶縁
膜19を堆積する。このようにして第７図（ａ）乃至第７
図（ｃ）に示すように、キャパシタが形成される。
続いて、第８図（ａ）乃至第８図（ｃ）に示すよう
に、ビット線コンタクト20を形成する。まず、多結晶シ
リコン膜11をエッチングストッパとして層間絶縁膜19,1
3および窒化シリコン膜12を異方性エッチングによりエ
ッチングする。このときの条件としては、ストレージノ
ードコンタクト形成時と同様に例えばCHF3とO2とを用い
たRIEを用いると５〜15あるいはそれ以上の選択比を得
ることができる。
に、ビット線コンタクト20を形成する。まず、多結晶シ
リコン膜11をエッチングストッパとして層間絶縁膜19,1
3および窒化シリコン膜12を異方性エッチングによりエ
ッチングする。このときの条件としては、ストレージノ
ードコンタクト形成時と同様に例えばCHF3とO2とを用い
たRIEを用いると５〜15あるいはそれ以上の選択比を得
ることができる。
この後、第９図（ａ）乃至第９図（ｃ）に示すよう
に、CDE法等により、ビット線コンタクト20内に露呈す
る多結晶シリコン膜11をエッチング除去する。
に、CDE法等により、ビット線コンタクト20内に露呈す
る多結晶シリコン膜11をエッチング除去する。
そして、必要に応じて、平坦化や残った多結晶シリコ
ン膜の酸化のための熱処理工程を経て、窒化シリコン膜
10および薄い酸化膜９を異方性エッチング等によりエッ
チング除去した後、例えばヒ素等をドーピングした多結
晶シリコン膜とモリブデンシリサイド膜との複合膜を堆
積し、フォトリソグラフィー技術および反応性イオンエ
ッチング技術によりパターニングして、ビット線21を形
成する。
ン膜の酸化のための熱処理工程を経て、窒化シリコン膜
10および薄い酸化膜９を異方性エッチング等によりエッ
チング除去した後、例えばヒ素等をドーピングした多結
晶シリコン膜とモリブデンシリサイド膜との複合膜を堆
積し、フォトリソグラフィー技術および反応性イオンエ
ッチング技術によりパターニングして、ビット線21を形
成する。
この後、保護膜としての酸化シリコン膜22を堆積し、
第１図（ａ）乃至第１図（ｃ）に示したような、DRAMが
完成する。
第１図（ａ）乃至第１図（ｃ）に示したような、DRAMが
完成する。
この方法によれば、ストレージノードコンタクト形成
時、およびビット線コンタクト形成時において、常にエ
ッチングストッパとなる多結晶シリコンが形成されてい
るため、ゲート電極との合わせずれを考慮して余裕をも
たせるような必要はなく、素子の微細化および信頼性の
向上をはかることが可能となる。
時、およびビット線コンタクト形成時において、常にエ
ッチングストッパとなる多結晶シリコンが形成されてい
るため、ゲート電極との合わせずれを考慮して余裕をも
たせるような必要はなく、素子の微細化および信頼性の
向上をはかることが可能となる。
なお、前記実施例では、加熱工程としては多結晶シリ
コンの酸化工程についてのみ示したが必要に応じて適宜
付加してもよい。
コンの酸化工程についてのみ示したが必要に応じて適宜
付加してもよい。
例えば第１および第２の耐酸化性絶縁膜として窒化シ
リコン膜を用いる場合、堆積後、窒素雰囲気での熱処理
工程あるいは熱酸化工程を加えることにより、その耐酸
化性能力を向上させると共に第１の窒化シリコン膜に対
しては特に上層の多結晶シリコン膜をエッチングすると
きのストッパとしての能力を向上することができる。こ
の熱工程は、堆積後、多結晶シリコン膜をエッチングす
るまでの間に行うようにすればよい。
リコン膜を用いる場合、堆積後、窒素雰囲気での熱処理
工程あるいは熱酸化工程を加えることにより、その耐酸
化性能力を向上させると共に第１の窒化シリコン膜に対
しては特に上層の多結晶シリコン膜をエッチングすると
きのストッパとしての能力を向上することができる。こ
の熱工程は、堆積後、多結晶シリコン膜をエッチングす
るまでの間に行うようにすればよい。
あるいは、リンガラス等の層間絶縁膜を多結晶シリコ
ン膜上に堆積したところで900℃のN2雰囲気などを用い
た熱工程で溶融して平坦化させてから、コンタクト形成
工程に移るようにしてもよい。また、層間絶縁膜として
リンガラスを用いない場合も、エッチバック等の他の平
坦化方法を用いて平坦化を行うようにしてもよい。
ン膜上に堆積したところで900℃のN2雰囲気などを用い
た熱工程で溶融して平坦化させてから、コンタクト形成
工程に移るようにしてもよい。また、層間絶縁膜として
リンガラスを用いない場合も、エッチバック等の他の平
坦化方法を用いて平坦化を行うようにしてもよい。
また、前記実施例では、ゲート電極上のおよび側壁を
事項整合的に絶縁膜で覆うため、ゲート電極の上にあら
かじめ絶縁膜を堆積してパターニングしたのち、全面に
新たに堆積した絶縁膜を異方性エッチングにより側壁に
残すようにしているが、ゲート電極のパターニング後、
例えば水蒸気雰囲気中等で酸化を行う等、他の方法を用
いるようにしても良い。この場合、ゲート電極は高濃度
にドープされているため、シリコン基板表面よりも厚い
酸化膜が形成される。
事項整合的に絶縁膜で覆うため、ゲート電極の上にあら
かじめ絶縁膜を堆積してパターニングしたのち、全面に
新たに堆積した絶縁膜を異方性エッチングにより側壁に
残すようにしているが、ゲート電極のパターニング後、
例えば水蒸気雰囲気中等で酸化を行う等、他の方法を用
いるようにしても良い。この場合、ゲート電極は高濃度
にドープされているため、シリコン基板表面よりも厚い
酸化膜が形成される。
また、前記実施例では、ソース・ドレイン領域はｎ−
型拡散層のみで形成したが、側壁絶縁膜８の形成後、高
濃度のイオン注入を行い、LDD構造としてもよい。これ
によりトランジスタの性能が向上する。
型拡散層のみで形成したが、側壁絶縁膜８の形成後、高
濃度のイオン注入を行い、LDD構造としてもよい。これ
によりトランジスタの性能が向上する。
また、このように基板表面に直接高濃度のイオン注入
を行うかわりに、第10図（ａ）乃至第10図（ｃ）に示す
ように、側壁絶縁膜８形成後、ソース・ドレイン領域に
選択的エピタキシャル成長（SEG）技術により約200nmの
厚さにシリコン層23を形成した後、高濃度のイオン注入
を行うようにしてもよい。これにより第11図（ａ）乃至
第11図（ｃ）に示すように、高濃度不純物による拡散長
の伸びに伴うショートチャネル効果を防止することがで
き、信頼性の向上をはかることができる。
を行うかわりに、第10図（ａ）乃至第10図（ｃ）に示す
ように、側壁絶縁膜８形成後、ソース・ドレイン領域に
選択的エピタキシャル成長（SEG）技術により約200nmの
厚さにシリコン層23を形成した後、高濃度のイオン注入
を行うようにしてもよい。これにより第11図（ａ）乃至
第11図（ｃ）に示すように、高濃度不純物による拡散長
の伸びに伴うショートチャネル効果を防止することがで
き、信頼性の向上をはかることができる。
また、この構造では、上記効果の他、ゲートの段差を
軽減することができると共に、第11図（ｃ）から明らか
なように、素子領域を拡張することができるという効果
もある。
軽減することができると共に、第11図（ｃ）から明らか
なように、素子領域を拡張することができるという効果
もある。
また、第12図（ａ）乃至第12図（ｃ）に示すように、
ビット線コンタクトの形成後にこのSEG技術を用いて、
シリコン層23を形成し、ビット線コンタクトの段差を埋
めるようにすれば、ビット線の加工精度が向上する。
ビット線コンタクトの形成後にこのSEG技術を用いて、
シリコン層23を形成し、ビット線コンタクトの段差を埋
めるようにすれば、ビット線の加工精度が向上する。
また、このようにすれば、コンタクト抵抗が下がり、
性能の向上をはかることが可能となる。
性能の向上をはかることが可能となる。
さらに、このビット線コンタクトへのシリコン層の形
成は、キャパシタの形成に先立ち行うようにしても良い
し、また、何回かに分け、その都度イオン注入を行うな
どの方法により行うようにしてもよい。
成は、キャパシタの形成に先立ち行うようにしても良い
し、また、何回かに分け、その都度イオン注入を行うな
どの方法により行うようにしてもよい。
また、コンタクトを埋め込むには、多結晶シリコン層
に限定されることなく、他の金属、シリサイド等、何で
も良い。
に限定されることなく、他の金属、シリサイド等、何で
も良い。
さらにまた、第３図（ａ）乃至第３図（ｃ）におい
て、窒化シリコン膜10,多結晶シリコン膜11および窒化
シリコン膜12の３層構造膜は必要に応じてパターニング
してもよいことを述べたが、例えば図中の素子分離領域
２上のゲート電極６の間に位置する領域の多結晶シリコ
ン膜11を第13図（ａ）乃至第13図（ｃ）にフォトリソグ
ラフィー技術および反応性イオンエッチング技術により
パターニングして、200で示したように除去しておくよ
うにしてもよい。
て、窒化シリコン膜10,多結晶シリコン膜11および窒化
シリコン膜12の３層構造膜は必要に応じてパターニング
してもよいことを述べたが、例えば図中の素子分離領域
２上のゲート電極６の間に位置する領域の多結晶シリコ
ン膜11を第13図（ａ）乃至第13図（ｃ）にフォトリソグ
ラフィー技術および反応性イオンエッチング技術により
パターニングして、200で示したように除去しておくよ
うにしてもよい。
この構造は素子の微細化に際して特に信頼性の向上に
有効である。すなわち、素子分離領域２上のゲート電極
６間の距離が狭まってくると、多結晶シリコン膜11を堆
積した場合、このスペースが埋まってしまい、除去しな
いで残しておくと、この部分で多結晶シリコン膜が厚く
なる結果、酸化工程で酸化しきれなくなり、多結晶シリ
コンのまま残ってしまい、ショートの原因となったり、
また、酸化できてたとしても、このスペース領域内に埋
め込まれた多結晶シリコン膜の酸化による体積膨脹によ
り、ゲート電極に非常な応力がかかり結晶欠陥を生じた
り、ゲートの変形が生じたりすることが考えられるが、
このように、素子分離領域２上のゲート電極６の間に位
置する領域の多結晶シリコン膜11を、除去しておくこと
により、このような不都合は解消される。
有効である。すなわち、素子分離領域２上のゲート電極
６間の距離が狭まってくると、多結晶シリコン膜11を堆
積した場合、このスペースが埋まってしまい、除去しな
いで残しておくと、この部分で多結晶シリコン膜が厚く
なる結果、酸化工程で酸化しきれなくなり、多結晶シリ
コンのまま残ってしまい、ショートの原因となったり、
また、酸化できてたとしても、このスペース領域内に埋
め込まれた多結晶シリコン膜の酸化による体積膨脹によ
り、ゲート電極に非常な応力がかかり結晶欠陥を生じた
り、ゲートの変形が生じたりすることが考えられるが、
このように、素子分離領域２上のゲート電極６の間に位
置する領域の多結晶シリコン膜11を、除去しておくこと
により、このような不都合は解消される。
なお、このことは、ゲート電極間距離の狭い全てのパ
ターンに対していうことができる。
ターンに対していうことができる。
また、第８図（ａ）乃至第８図（ｃ）におけるビット
線コンタクトの形成に際し、ビット線コンタクトとプレ
ート電極18との距離も素子の微細化と共に減少する傾向
にあり、ビット線コンタクトとプレート電極18との間の
ショートの発生の心配もでてくる。このような問題を回
避するためには、ビット線コンタクトを開孔した後、こ
のコンタクト側壁に側壁絶縁膜を形成するようにしても
良い。
線コンタクトの形成に際し、ビット線コンタクトとプレ
ート電極18との距離も素子の微細化と共に減少する傾向
にあり、ビット線コンタクトとプレート電極18との間の
ショートの発生の心配もでてくる。このような問題を回
避するためには、ビット線コンタクトを開孔した後、こ
のコンタクト側壁に側壁絶縁膜を形成するようにしても
良い。
また、ビット線コンタクトとプレート電極18との間の
ショートの発生を防止するためのもう１つの方法として
は、第14図に示すように、プレート電極18のパターンを
あらかじめビット線コンタクト側に張り出すように形成
し、ビット線コンタクトの一部がプレート電極18にかか
るようにし、第15図に示すように、ストッパとして用い
た多結晶シリコン11をエッチングする際に同時にコンタ
クト内に張り出したプレート電極18をもエッチング除去
したのち、第16図に示すように酸化を行うようにしても
よい。これにより、ビット線コンタクト側壁のプレート
電極の多結晶シリコンは表面が酸化され、酸化シリコン
膜15′となるため、ビット線コンタクトとプレート電極
18との間のショートの発生は回避することができる。
ショートの発生を防止するためのもう１つの方法として
は、第14図に示すように、プレート電極18のパターンを
あらかじめビット線コンタクト側に張り出すように形成
し、ビット線コンタクトの一部がプレート電極18にかか
るようにし、第15図に示すように、ストッパとして用い
た多結晶シリコン11をエッチングする際に同時にコンタ
クト内に張り出したプレート電極18をもエッチング除去
したのち、第16図に示すように酸化を行うようにしても
よい。これにより、ビット線コンタクト側壁のプレート
電極の多結晶シリコンは表面が酸化され、酸化シリコン
膜15′となるため、ビット線コンタクトとプレート電極
18との間のショートの発生は回避することができる。
なお、この場合も、表面酸化によって酸化シリコン膜
を形成する代わりに、CVD法等により酸化シリコン膜や
窒化シリコン膜を全面に堆積し、異方性エッチングによ
る側壁残し工程により側壁絶縁膜を形成するようにして
もよい。あるいは、酸化と側壁残しの両方を組み合わせ
るようにしても良い。
を形成する代わりに、CVD法等により酸化シリコン膜や
窒化シリコン膜を全面に堆積し、異方性エッチングによ
る側壁残し工程により側壁絶縁膜を形成するようにして
もよい。あるいは、酸化と側壁残しの両方を組み合わせ
るようにしても良い。
さらにまた、ビット線コンタクト部全体にプレート電
極18の多結晶シリコン膜を残しておき、層間絶縁膜19の
エッチングに際し、一旦この多結晶シリコン膜でエッチ
ングを止め、続いてこの多結晶シリコン膜17をエッチン
グし、さらに、層間絶縁膜13をエッチングして多結晶シ
リコン膜11で止め、この多結晶シリコン膜11をエッチン
グした後、酸化工程を経て、側壁のストッパ用の多結晶
シリコン膜とプレート電極としての多結晶シリコン膜の
表面を酸化し、窒化シリコン膜10と薄い酸化シリコン膜
９をエッチングしコンタクトを形成するようにしても良
い。
極18の多結晶シリコン膜を残しておき、層間絶縁膜19の
エッチングに際し、一旦この多結晶シリコン膜でエッチ
ングを止め、続いてこの多結晶シリコン膜17をエッチン
グし、さらに、層間絶縁膜13をエッチングして多結晶シ
リコン膜11で止め、この多結晶シリコン膜11をエッチン
グした後、酸化工程を経て、側壁のストッパ用の多結晶
シリコン膜とプレート電極としての多結晶シリコン膜の
表面を酸化し、窒化シリコン膜10と薄い酸化シリコン膜
９をエッチングしコンタクトを形成するようにしても良
い。
また、この場合も、多結晶シリコン膜11をエッチング
し酸化を行った後、新たに酸化シリコン膜や窒化シリコ
ン膜などの絶縁膜を堆積し、異方性エッチングにより側
壁に絶縁膜を残すと共に、このときややオーバーエッチ
ングとなるようにし、窒化シリコン膜10と薄い酸化シリ
コン膜をエッチングするようにしても良い。
し酸化を行った後、新たに酸化シリコン膜や窒化シリコ
ン膜などの絶縁膜を堆積し、異方性エッチングにより側
壁に絶縁膜を残すと共に、このときややオーバーエッチ
ングとなるようにし、窒化シリコン膜10と薄い酸化シリ
コン膜をエッチングするようにしても良い。
さらに、第３図（ａ）乃至第３図（ｃ）に示した３層
膜の形成に際し、第17図（ａ）乃至第17図（ｃ）に示す
ように、ビット線コンタクト部の窒化シリコン膜10およ
び薄い酸化シリコン膜９をフォトリソグラフィー技術お
よび反応性イオンエッチング技術によりパターニングし
て、除去しておくようにしてもよい。このときのエッチ
ング条件は、前記第１の実施例で用いたエッチング条件
に準ずるようにすればよい。さらに、必要であれば、As
等を多結晶シリコン膜中にイオン注入しておくようにし
てもよい。
膜の形成に際し、第17図（ａ）乃至第17図（ｃ）に示す
ように、ビット線コンタクト部の窒化シリコン膜10およ
び薄い酸化シリコン膜９をフォトリソグラフィー技術お
よび反応性イオンエッチング技術によりパターニングし
て、除去しておくようにしてもよい。このときのエッチ
ング条件は、前記第１の実施例で用いたエッチング条件
に準ずるようにすればよい。さらに、必要であれば、As
等を多結晶シリコン膜中にイオン注入しておくようにし
てもよい。
このようにすることにより、ビット線コンタクトの形
成に際し、ビット線コンタクト内の多結晶シリコン膜11
は基板のソース・ドレイン領域4bと導通がとれているた
め、エッチング除去する必要がなくなる。また、これ
は、コンタクト部の段差を低減するという有効な効果を
も奏功する。また、コンタクト形成後あらたに、多結晶
シリコン膜11中をドーピングするようにしてもよい。
成に際し、ビット線コンタクト内の多結晶シリコン膜11
は基板のソース・ドレイン領域4bと導通がとれているた
め、エッチング除去する必要がなくなる。また、これ
は、コンタクト部の段差を低減するという有効な効果を
も奏功する。また、コンタクト形成後あらたに、多結晶
シリコン膜11中をドーピングするようにしてもよい。
なお、前記実施例においては、多結晶シリコン膜上に
直接第２の耐酸化性絶縁膜としての窒化シリコン膜を形
成したが、この場合、耐酸化性絶縁膜のパターニングの
ためのエッチング条件としては、下地の多結晶シリコン
膜に対して選択比のある条件が必要となるが、CF3とO2
を用いた異方性エッチングなどを用いざるを得ない可能
性がある。このため、表面の段差が大きいと、段差部に
エッチング残りが生じる。このため多結晶シリコン膜の
表面を酸化させることによって形成した酸化シリコン膜
を介して窒化シリコン膜を形成するようにしてもよい。
このようにすることにより、耐酸化性絶縁膜のエッチン
グにその下の酸化膜に対して５〜15以上の選択比を持つ
CHF4とO2とを用いたケミカルドライエッチング等の等方
性エッチングを用いることが可能となり、表面の段差が
大きい場合にもエッチング残りの心配がなくなる。すな
わち、等方性エッチングを用いる場合、窒化シリコン膜
と多結晶シリコン膜との間でエッチング選択比が大きく
なるような条件を形成するのは困難であるが、窒化シリ
コン膜と酸化シリコン膜との間では容易である。また、
さらにこのように酸化シリコン膜をストッパとして第２
の窒化シリコン膜を等方性エッチングによりパターニン
グした後、表面に露出した多結晶シリコン上の酸化シリ
コン膜をもエッチングする必要のある場合は、例えばNH
4F液を用いたウェットエッチングによりエッチングする
ようにすれば、下地の多結晶シリコン膜をエッチングす
ることなく容易に酸化シリコン膜をエッチング除去する
ことができる。多結晶シリコン上の酸化シリコン膜をエ
ッチングする理由としては、例えばこれにより、多結晶
シリコンとリンガラスとが直接接する構造となるため前
述したようにリンガラス中のリンなどが多結晶シリコン
中に拡散するため、ストレージノードコンタクトを形成
する際の酸化工程で多結晶シリコンが確実に酸化できる
という点があげられる。また、酸化シリコン膜を除去す
る必要のない場合はそのままリンガラス等の層間絶縁膜
を形成すればよい。この場合の効果としては、逆にリン
ガラスと多結晶シリコンとが接していないため、逆に多
結晶シリコンは常にノンドープの状態であるため、コン
タクトを形成する際層間絶縁膜をエッチングするRIE工
程において選択比が常に変わらず、十分にとれることに
なる。（一般に、ドープされるとエッチングレートが速
くなり、選択比が減少してしまう。） また、前記実施例においては、コンタクト形成領域を
薄い酸化シリコン膜で被覆した状態で耐酸化性絶縁膜を
形成するようにしたが、これは、応力緩和が主な目的で
あり、必要に応じて他の絶縁材料に置き換えたり、省略
することも可能である。
直接第２の耐酸化性絶縁膜としての窒化シリコン膜を形
成したが、この場合、耐酸化性絶縁膜のパターニングの
ためのエッチング条件としては、下地の多結晶シリコン
膜に対して選択比のある条件が必要となるが、CF3とO2
を用いた異方性エッチングなどを用いざるを得ない可能
性がある。このため、表面の段差が大きいと、段差部に
エッチング残りが生じる。このため多結晶シリコン膜の
表面を酸化させることによって形成した酸化シリコン膜
を介して窒化シリコン膜を形成するようにしてもよい。
このようにすることにより、耐酸化性絶縁膜のエッチン
グにその下の酸化膜に対して５〜15以上の選択比を持つ
CHF4とO2とを用いたケミカルドライエッチング等の等方
性エッチングを用いることが可能となり、表面の段差が
大きい場合にもエッチング残りの心配がなくなる。すな
わち、等方性エッチングを用いる場合、窒化シリコン膜
と多結晶シリコン膜との間でエッチング選択比が大きく
なるような条件を形成するのは困難であるが、窒化シリ
コン膜と酸化シリコン膜との間では容易である。また、
さらにこのように酸化シリコン膜をストッパとして第２
の窒化シリコン膜を等方性エッチングによりパターニン
グした後、表面に露出した多結晶シリコン上の酸化シリ
コン膜をもエッチングする必要のある場合は、例えばNH
4F液を用いたウェットエッチングによりエッチングする
ようにすれば、下地の多結晶シリコン膜をエッチングす
ることなく容易に酸化シリコン膜をエッチング除去する
ことができる。多結晶シリコン上の酸化シリコン膜をエ
ッチングする理由としては、例えばこれにより、多結晶
シリコンとリンガラスとが直接接する構造となるため前
述したようにリンガラス中のリンなどが多結晶シリコン
中に拡散するため、ストレージノードコンタクトを形成
する際の酸化工程で多結晶シリコンが確実に酸化できる
という点があげられる。また、酸化シリコン膜を除去す
る必要のない場合はそのままリンガラス等の層間絶縁膜
を形成すればよい。この場合の効果としては、逆にリン
ガラスと多結晶シリコンとが接していないため、逆に多
結晶シリコンは常にノンドープの状態であるため、コン
タクトを形成する際層間絶縁膜をエッチングするRIE工
程において選択比が常に変わらず、十分にとれることに
なる。（一般に、ドープされるとエッチングレートが速
くなり、選択比が減少してしまう。） また、前記実施例においては、コンタクト形成領域を
薄い酸化シリコン膜で被覆した状態で耐酸化性絶縁膜を
形成するようにしたが、これは、応力緩和が主な目的で
あり、必要に応じて他の絶縁材料に置き換えたり、省略
することも可能である。
さらにまた、以上では、キャパシタをビット線の下に
形成する型の積層型メモリセルについて説明したが、キ
ャパシタをビット線の上に形成する型の積層型メモリセ
ルについても適用可能である。
形成する型の積層型メモリセルについて説明したが、キ
ャパシタをビット線の上に形成する型の積層型メモリセ
ルについても適用可能である。
実施例２ 第18（ａ）乃至第18図（ｃ）は、本発明第２の実施例
の積層形メモリセル構造のDRAMのビット線方向に隣接す
る２ビット分を示す平面図、そのＡ−Ａ′断面図および
Ｂ−Ｂ′断面図である。この例では、キャパシタをビッ
ト線の上に形成するようにしている。
の積層形メモリセル構造のDRAMのビット線方向に隣接す
る２ビット分を示す平面図、そのＡ−Ａ′断面図および
Ｂ−Ｂ′断面図である。この例では、キャパシタをビッ
ト線の上に形成するようにしている。
このDRAMは、MOSFETのゲート電極６の上および側壁は
厚い絶縁膜８で覆われており、ビット線コンタクトおよ
びストレージノードコンタクトはゲート電極に極めて接
近あるいはオーバラップした状態で形成されていること
を特徴とするもので、他部についてはキャパシタをビッ
ト線の上に形成する従来例の積層型メモリセル構造のDR
AMと同様である。
厚い絶縁膜８で覆われており、ビット線コンタクトおよ
びストレージノードコンタクトはゲート電極に極めて接
近あるいはオーバラップした状態で形成されていること
を特徴とするもので、他部についてはキャパシタをビッ
ト線の上に形成する従来例の積層型メモリセル構造のDR
AMと同様である。
次に、このDRAMの製造方法について図面を参照しつつ
説明する。
説明する。
第19図乃至第21図はこのDRAMの製造工程を示す図であ
り、各図において（ａ）乃至（ｃ）はそれぞれビット線
方向に隣接する２ビット分を示す平面図、そのＡ−Ａ′
断面図、Ｂ−Ｂ′断面図である。
り、各図において（ａ）乃至（ｃ）はそれぞれビット線
方向に隣接する２ビット分を示す平面図、そのＡ−Ａ′
断面図、Ｂ−Ｂ′断面図である。
まず、前記第１の実施例において第２図（ａ）乃至
（ｃ）に示したのと同様に、ｐ型のシリコン基板１の表
面に、素子分離絶縁膜２およびパンチスルーストッパ用
のｐ−型拡散層３を形成した後、ゲート絶縁膜５、ゲー
ト電極６およびゲート上の絶縁膜７を同時にパターニン
グする。
（ｃ）に示したのと同様に、ｐ型のシリコン基板１の表
面に、素子分離絶縁膜２およびパンチスルーストッパ用
のｐ−型拡散層３を形成した後、ゲート絶縁膜５、ゲー
ト電極６およびゲート上の絶縁膜７を同時にパターニン
グする。
そして、このゲート電極６をマスクとして、イオン注
入を行い、ソース・ドレイン領域4a,4bを形成し、スィ
ッチングトランジスタとしてのMOSFETを形成する。
入を行い、ソース・ドレイン領域4a,4bを形成し、スィ
ッチングトランジスタとしてのMOSFETを形成する。
そして、さらにCVD法により、酸化シリコン層あるい
は窒化シリコン層からなる絶縁膜を全面に堆積し、反応
性イオンエッチング法により、全面をエッチングし、ゲ
ート電極６の側面に自己整合的に側壁絶縁膜８を残置せ
しめる。この後、軽い酸化を行い、コンタクト領域は薄
い絶縁膜９で覆われるようにする（第19図（ａ）乃至第
19図（ｃ））。
は窒化シリコン層からなる絶縁膜を全面に堆積し、反応
性イオンエッチング法により、全面をエッチングし、ゲ
ート電極６の側面に自己整合的に側壁絶縁膜８を残置せ
しめる。この後、軽い酸化を行い、コンタクト領域は薄
い絶縁膜９で覆われるようにする（第19図（ａ）乃至第
19図（ｃ））。
この後、前記第１の実施例で第３図に示したのと同様
に、この上層に、第１の窒化シリコン膜10,多結晶シリ
コン膜11そして第２の窒化シリコン膜12、リンガラス等
の絶縁膜からなる層間絶縁膜13を形成する。前記第１の
実施例では、ビット線コンタクト側に第２の窒化シリコ
ン膜12を形成したが、本実施例では先にビット線コンタ
クト20を形成した後に、ストレージノードコンタクト14
を形成するため、後に形成する側に第２の窒化シリコン
膜12を形成する（第20図（ａ）乃至第20図（ｃ））。こ
こでは、多結晶シリコン膜を形成した後、軽く酸化を行
い、多結晶シリコン膜11上に薄い酸化シリコン膜100を
形成したのち、第２の窒化シリコン膜12を形成してい
る。
に、この上層に、第１の窒化シリコン膜10,多結晶シリ
コン膜11そして第２の窒化シリコン膜12、リンガラス等
の絶縁膜からなる層間絶縁膜13を形成する。前記第１の
実施例では、ビット線コンタクト側に第２の窒化シリコ
ン膜12を形成したが、本実施例では先にビット線コンタ
クト20を形成した後に、ストレージノードコンタクト14
を形成するため、後に形成する側に第２の窒化シリコン
膜12を形成する（第20図（ａ）乃至第20図（ｃ））。こ
こでは、多結晶シリコン膜を形成した後、軽く酸化を行
い、多結晶シリコン膜11上に薄い酸化シリコン膜100を
形成したのち、第２の窒化シリコン膜12を形成してい
る。
前述したように、この場合、第２の窒化シリコン膜12
のパターニングは、下地の酸化シリコン膜をストッパと
して等方性ドライエッチングによって行うことができ
る。そしてこの第２の窒化シリコン膜12のパターニング
後、酸化シリコン膜100はそのまま残しても良いが、こ
の実施例では、さらにNH4F液等のエッチングを行い、露
出した領域の酸化シリコン膜100を除去するようにして
いる。
のパターニングは、下地の酸化シリコン膜をストッパと
して等方性ドライエッチングによって行うことができ
る。そしてこの第２の窒化シリコン膜12のパターニング
後、酸化シリコン膜100はそのまま残しても良いが、こ
の実施例では、さらにNH4F液等のエッチングを行い、露
出した領域の酸化シリコン膜100を除去するようにして
いる。
この後、第１の実施例においてストレージノードコン
タクト14を形成したのと同様の方法でビット線コンタク
トを形成し、ビット線21を形成し、層間絶縁膜13を形成
する。
タクト14を形成したのと同様の方法でビット線コンタク
トを形成し、ビット線21を形成し、層間絶縁膜13を形成
する。
続いて、この層間絶縁膜13をパターニングし、ストレ
ージノードコンタクト14を形成し、さらにキャパシタを
形成することによって、第18図（ａ）乃至第18図（ｃ）
に示したDRAMが完成する。
ージノードコンタクト14を形成し、さらにキャパシタを
形成することによって、第18図（ａ）乃至第18図（ｃ）
に示したDRAMが完成する。
実施例３ また、以上の実施例においては積層型メモリセル構造
を有するDRAMについて説明したが、この方法は、積層型
メモリセル構造を有するDRAMに限定されることなく、複
数のコンタクトを形成する工程を含むデバイスの形成に
際しても有効な方法である。
を有するDRAMについて説明したが、この方法は、積層型
メモリセル構造を有するDRAMに限定されることなく、複
数のコンタクトを形成する工程を含むデバイスの形成に
際しても有効な方法である。
この実施例では、ソース領域へのコンタクトＡ、ドレ
イン領域へのコンタクトＢ、ゲート領域へのコンタクト
Ｃという３種類のコンタクトを形成している。但しコン
タクトＣについては、多結晶シリコン層で一旦エッチン
グをストップさせる本発明のコンタクト形成方法を用い
てはいない。
イン領域へのコンタクトＢ、ゲート領域へのコンタクト
Ｃという３種類のコンタクトを形成している。但しコン
タクトＣについては、多結晶シリコン層で一旦エッチン
グをストップさせる本発明のコンタクト形成方法を用い
てはいない。
この場合、コンタクトＡ、コンタクトＢ、コンタクト
Ｃの形成順序により第２の窒化シリコン膜のパターンが
変化する。
Ｃの形成順序により第２の窒化シリコン膜のパターンが
変化する。
まず、最初にソース領域へのコンタクトＡを形成する
場合について説明する（第22図（ａ）乃至第22図
（ｃ））。
場合について説明する（第22図（ａ）乃至第22図
（ｃ））。
この場合、後に多結晶シリコンをストッパとして形成
するコンタクトＢ形成領域に第２の窒化シリコン膜12を
形成しておく。
するコンタクトＢ形成領域に第２の窒化シリコン膜12を
形成しておく。
そして、まず前記第１の実施例のストレージノードコ
ンタクト形成と同様にして形成し、配線ａを形成する。
ンタクト形成と同様にして形成し、配線ａを形成する。
次に、コンタクトＢを形成し、配線ｂを形成し、さら
に、コンタクトＣを形成し、配線ｃを形成する。このコ
ンタクトＢ、コンタクトＣの形成順序は逆でも良い。
に、コンタクトＣを形成し、配線ｃを形成する。このコ
ンタクトＢ、コンタクトＣの形成順序は逆でも良い。
但し、第２の窒化シリコン膜12の形成されたコンタク
トＢは前記第１の実施例でビット線コンタクトを形成し
たのと同様に、多結晶シリコン膜11をエッチングストッ
パとして層間絶縁膜をパターニングし、後にこれを酸化
して酸化シリコン膜15としておく。また、コンタクトＣ
については、通常のコンタクト形成と同様に直接ゲート
電極へのコンタクトを形成する。
トＢは前記第１の実施例でビット線コンタクトを形成し
たのと同様に、多結晶シリコン膜11をエッチングストッ
パとして層間絶縁膜をパターニングし、後にこれを酸化
して酸化シリコン膜15としておく。また、コンタクトＣ
については、通常のコンタクト形成と同様に直接ゲート
電極へのコンタクトを形成する。
次に、最初にゲート領域へのコンタクトＣを形成する
場合について説明する（第23図（ａ）乃至第23図
（ｃ））。
場合について説明する（第23図（ａ）乃至第23図
（ｃ））。
この場合、コンタクトＣを形成する前にコンタクトＣ
の下の多結晶シリコンは酸化工程を経て酸化させてから
コンタクト形成を行うようにしておく。
の下の多結晶シリコンは酸化工程を経て酸化させてから
コンタクト形成を行うようにしておく。
そしてこの後で形成するコンタクトA,B形成領域には
第２の窒化シリコン膜12を形成しておくようにし、多結
晶シリコン膜の消失を防ぐようにすれば、前記第１の実
施例におけるビット線コンタクトの形成と同様にしてコ
ンタクトA,Bを形成することができる。ここでは、コン
タクトA,Bを同時に形成するようにした。
第２の窒化シリコン膜12を形成しておくようにし、多結
晶シリコン膜の消失を防ぐようにすれば、前記第１の実
施例におけるビット線コンタクトの形成と同様にしてコ
ンタクトA,Bを形成することができる。ここでは、コン
タクトA,Bを同時に形成するようにした。
さらにまた第24図では、コンタクトA,Cを同じ配線の
コンタクトとして形成した後、コンタクトＢを形成して
例を示している。
コンタクトとして形成した後、コンタクトＢを形成して
例を示している。
この場合、後で形成するコンタクトＢ側に第２の窒化
シリコン膜を形成しておけば良いが、コンタクトA,Cに
ついては、まず、第１の実施例のストレージノードコン
タクトの形成と同様にコンタクトＡを開孔し、その後、
再度リソグラフィ技術とエッチング技術により、コンタ
クトＣを通常のコンタクトと同様に形成する。
シリコン膜を形成しておけば良いが、コンタクトA,Cに
ついては、まず、第１の実施例のストレージノードコン
タクトの形成と同様にコンタクトＡを開孔し、その後、
再度リソグラフィ技術とエッチング技術により、コンタ
クトＣを通常のコンタクトと同様に形成する。
このように２つのコンタクトを別々のマスクにより２
回に分けて形成してから配線を形成するようにする。
回に分けて形成してから配線を形成するようにする。
以上のように、通常のコンタクトＣが含まれていて
も、コンタクトの形成を別々に行うようにすればよい。
も、コンタクトの形成を別々に行うようにすればよい。
なお、コンタクトＣ部の多結晶シリコンは、多結晶シ
リコンを堆積した直後にパターニングして除去しておく
ようにしても良い。
リコンを堆積した直後にパターニングして除去しておく
ようにしても良い。
さらに、第25図に示すように、第２の窒化シリコン膜
12を、コンタクトA,Bで共通に用いるようにしても良
い。この場合多結晶シリコン膜がコンタクトA,Bの間で
残ってしまうことになるが、コンタクトA,Bの側壁部で
は酸化膜となっているため、多結晶シリコン膜12を介し
てのショートの心配はない。
12を、コンタクトA,Bで共通に用いるようにしても良
い。この場合多結晶シリコン膜がコンタクトA,Bの間で
残ってしまうことになるが、コンタクトA,Bの側壁部で
は酸化膜となっているため、多結晶シリコン膜12を介し
てのショートの心配はない。
このように第２の窒化シリコン膜12は１つのコンタク
トに１パターンとすることは必ずしも必要ではない。
トに１パターンとすることは必ずしも必要ではない。
以上説明してきたように、本発明の半導体装置の製造
方法によれば、MOSFETのゲート電極のまわりを厚い絶縁
膜で覆うと共に下層のコンタクト形成領域およびまたは
上層のコンタクト形成領域は薄い絶縁膜で覆うようにし
た後、少なくともゲート電極の上層を第１の耐酸化性絶
縁膜で被覆するようにした状態で、多結晶シリコン膜を
形成し、さらに該多結晶シリコン膜の少なくとも一部を
第２の耐酸化性絶縁膜で被覆した状態で、層間絶縁膜を
形成し、該多結晶シリコン膜をエッチングストッパとし
て下層のコンタクト孔を形成し、コンタクト内の多結晶
シリコン膜を除去した後酸化工程を経て第２の耐酸化性
絶縁膜で被覆されない領域の多結晶シリコン膜を酸化す
るようにしているが、この酸化に際し、上層に第２の耐
酸化性絶縁膜が形成されているために、酸化されずに残
った多結晶シリコン膜は、次の上層のコンタクト形成工
程でもストッパとして作用すると共に後に酸化して酸化
膜として作用せしめることができるため、後続工程のコ
ンタクト形成に際しても有効であり、半導体装置の小形
化をはかると共に信頼性の向上をはかることが可能とな
る。
方法によれば、MOSFETのゲート電極のまわりを厚い絶縁
膜で覆うと共に下層のコンタクト形成領域およびまたは
上層のコンタクト形成領域は薄い絶縁膜で覆うようにし
た後、少なくともゲート電極の上層を第１の耐酸化性絶
縁膜で被覆するようにした状態で、多結晶シリコン膜を
形成し、さらに該多結晶シリコン膜の少なくとも一部を
第２の耐酸化性絶縁膜で被覆した状態で、層間絶縁膜を
形成し、該多結晶シリコン膜をエッチングストッパとし
て下層のコンタクト孔を形成し、コンタクト内の多結晶
シリコン膜を除去した後酸化工程を経て第２の耐酸化性
絶縁膜で被覆されない領域の多結晶シリコン膜を酸化す
るようにしているが、この酸化に際し、上層に第２の耐
酸化性絶縁膜が形成されているために、酸化されずに残
った多結晶シリコン膜は、次の上層のコンタクト形成工
程でもストッパとして作用すると共に後に酸化して酸化
膜として作用せしめることができるため、後続工程のコ
ンタクト形成に際しても有効であり、半導体装置の小形
化をはかると共に信頼性の向上をはかることが可能とな
る。
第１図（ａ）乃至第１図（ｃ）は本発明実施例の積層形
メモリセル構造のDRAMを示す図、第２図乃至第９図は同
積層形メモリセル構造のDRAMの製造工程図、第10図乃至
第15図はそれぞれ本発明の他の実施例のDRAMの製造工程
図の一部を示す図、第16乃至第21図は本発明の第２の実
施例を示す図、第22図乃至第25図は本発明の第３の実施
例を示す図、第26図乃至第28図は従来例の積層形メモリ
セル構造のDRAMを示す図である。 １……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……チャネルストッパ、4a,4b……ソース・ドレイン領
域、５……ゲート絶縁膜、６……ゲート電極、７……絶
縁膜、８……側壁絶縁膜、９……酸化シリコン膜、10…
…窒化シリコン膜、11……多結晶シリコン膜、12……窒
化シリコン膜、13……層間絶縁膜、14……ストレージノ
ードコンタクト、15……絶縁膜、16……ストレージノー
ド電極、17……キャパシタ絶縁膜、18……プレート電
極、101……ｐ型のシリコン基板、102……素子分離絶縁
膜、103…104a,104b……ｎ−形拡散層、105……ゲート
絶縁膜、106……ゲート電極、107……絶縁膜、108……
ストレージノードコンタクト、110……第１のキャパシ
タ電極、111……キャパシタ絶縁膜、112……第２のキャ
パシタ電極。
メモリセル構造のDRAMを示す図、第２図乃至第９図は同
積層形メモリセル構造のDRAMの製造工程図、第10図乃至
第15図はそれぞれ本発明の他の実施例のDRAMの製造工程
図の一部を示す図、第16乃至第21図は本発明の第２の実
施例を示す図、第22図乃至第25図は本発明の第３の実施
例を示す図、第26図乃至第28図は従来例の積層形メモリ
セル構造のDRAMを示す図である。 １……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……チャネルストッパ、4a,4b……ソース・ドレイン領
域、５……ゲート絶縁膜、６……ゲート電極、７……絶
縁膜、８……側壁絶縁膜、９……酸化シリコン膜、10…
…窒化シリコン膜、11……多結晶シリコン膜、12……窒
化シリコン膜、13……層間絶縁膜、14……ストレージノ
ードコンタクト、15……絶縁膜、16……ストレージノー
ド電極、17……キャパシタ絶縁膜、18……プレート電
極、101……ｐ型のシリコン基板、102……素子分離絶縁
膜、103…104a,104b……ｎ−形拡散層、105……ゲート
絶縁膜、106……ゲート電極、107……絶縁膜、108……
ストレージノードコンタクト、110……第１のキャパシ
タ電極、111……キャパシタ絶縁膜、112……第２のキャ
パシタ電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀口 文男 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 須之内 一正 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/28 - 21/288 H01L 21/768 H01L 21/8242
Claims (5)
- 【請求項１】MOSFETと、キャパシタとによってセルを形
成すると共に、前記MOSFETの形成された基板表面を覆う
絶縁膜に開口されたストレージノードコンタクトを介し
てこのMOSFETのソースまたはドレイン領域にキャパシタ
のストレージノード電極が接続するようにこの絶縁膜上
にキャパシタを積層した積層型キャパシタ構造の半導体
記憶装置を含む半導体装置において、 半導体基板内にMOSFETを形成するMOSFET形成工程と、 ゲート電極の上部及び側壁を絶縁膜で被覆する絶縁膜形
成工程と、 ストレージノードコンタクト領域、ビット線コンタクト
領域あるいは両領域に、ゲート電極の少なくとも一部を
覆うように第１の耐酸化性絶縁膜を形成する第１の耐酸
化性絶縁膜形成工程と、 この上層に多結晶シリコン膜を形成する多結晶シリコン
膜形成工程と、 さらにこの上層の少なくとも一部に第２の耐酸化性絶縁
膜を形成する第２の耐酸化性絶縁膜形成工程と、 この上層に第１の層間絶縁膜を形成する第１の層間絶縁
膜形成工程と、 この第１の層間絶縁膜の一部を除去し多結晶シリコン膜
を露呈せしめる第１の層間絶縁膜エッチング工程と、 さらにこの多結晶シリコン膜をエッチングし第１の耐酸
化性絶縁膜を露呈せしめる多結晶シリコン膜エッチング
工程と、 該多結晶シリコン膜を酸化せしめ、前記第２の耐酸化性
絶縁膜から露呈する領域の多結晶シリコン膜を酸化シリ
コン膜と化する酸化工程と、 第１の耐酸化性絶縁膜を除去しストレージノードコンタ
クトまたはビット線コンタクトを形成する第１のコンタ
クト形成工程と、 該第１のコンタクトに接続するように所望の配線又は素
子を形成後、第２の層間絶縁膜を形成する第２の層間絶
縁膜形成工程と、 この第２の層間絶縁膜への第２のコンタクト形成に際し
て、前記第２の耐酸化性絶縁膜に被覆されて酸化されず
に残留している多結晶シリコン膜を、エッチングストッ
パとして用いる第２のコンタクト形成工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】前記第１の耐酸化性絶縁膜形成後、前記多
結晶シリコン膜の形成に先立ち、第２のコンタクト形成
領域の前記第１の耐酸化性絶縁膜を除去する工程を含む
ことを特徴とする請求項（１）に記載の半導体装置の製
造方法。 - 【請求項３】前記第１のコンタクト形成工程がビット線
コンタクト形成工程であり、 前記第２のコンタクト形成工程がストレージノードコン
タクト形成工程であることを特徴とする請求項（１）記
載の半導体装置の製造方法。 - 【請求項４】半導体基板内に所望の素子領域を形成する
素子形成工程と、 第１の電極を形成する第１の電極形成工程と、 前記第１の電極の上部及び側壁を絶縁膜で被覆する絶縁
膜形成工程と、 コンタクト形成領域に、前記第１の電極の少なくとも一
部を覆うように第１の耐酸化性絶縁膜を形成する第１の
耐酸化性絶縁膜形成工程と、 この上層に多結晶シリコン膜を形成する多結晶シリコン
膜形成工程と、 さらにこの上層の少なくとも一部に第２の耐酸化性絶縁
膜を形成する第２の耐酸化性絶縁膜形成工程と、 この上層に第１の層間絶縁膜を形成する第１の層間絶縁
膜形成工程と、 この第１の層間絶縁膜の一部を除去し多結晶シリコン膜
を露呈せしめる第１の層間絶縁膜エッチング工程と、 さらにこの多結晶シリコン膜をエッチングし第１の耐酸
化性絶縁膜を露呈せしめる多結晶シリコン膜エッチング
工程と、 該多結晶シリコン膜を酸化せしめ、前記第２の耐酸化性
絶縁膜から露呈する領域の多結晶シリコン膜を酸化シリ
コン膜と化する酸化工程と、 第１の耐酸化性絶縁膜を除去し、第１のコンタクトを形
成する第１のコンタクト形成工程と、 該第１のコンタクトに接続するように所望の配線又は素
子を形成後、第２の層間絶縁膜を形成する第２の層間絶
縁膜形成工程と、 この第２の層間絶縁膜への第２のコンタクト形成に際し
て、前記第２の耐酸化性絶縁膜に被覆されて酸化されず
に残留している多結晶シリコン膜を、エッチングストッ
パとして用いる第２のコンタクト形成工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項５】さらに前記第１または第２のコンタクト形
成工程の前または後に、多結晶シリコン膜を介すること
なく形成された絶縁膜にコンタクトを形成する第３のコ
ンタクト形成工程を含むことを特徴とする請求項（４）
記載の半導体装置の製造方法。
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| US5100826A (en) * | 1991-05-03 | 1992-03-31 | Micron Technology, Inc. | Process for manufacturing ultra-dense dynamic random access memories using partially-disposable dielectric filler strips between wordlines |
| US5198384A (en) * | 1991-05-15 | 1993-03-30 | Micron Technology, Inc. | Process for manufacturing a ferroelectric dynamic/non-volatile memory array using a disposable layer above storage-node junction |
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| KR950000660B1 (ko) * | 1992-02-29 | 1995-01-27 | 현대전자산업 주식회사 | 고집적 소자용 미세콘택 형성방법 |
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| US5258096A (en) * | 1992-08-20 | 1993-11-02 | Micron Semiconductor, Inc. | Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths |
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| US4305200A (en) * | 1979-11-06 | 1981-12-15 | Hewlett-Packard Company | Method of forming self-registering source, drain, and gate contacts for FET transistor structures |
| US4517729A (en) * | 1981-07-27 | 1985-05-21 | American Microsystems, Incorporated | Method for fabricating MOS device with self-aligned contacts |
| JPS61181154A (ja) * | 1985-02-07 | 1986-08-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4686000A (en) * | 1985-04-02 | 1987-08-11 | Heath Barbara A | Self-aligned contact process |
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