JP5746881B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、突合わせ部の間隔が狭いゲート電極を有する半導体素子の製造に適用して有効な技術に関する。
半導体装置の微細化が進むにつれて、例えばＳＲＡＭ（Static Random Access Memory）を構成するゲートの延在方向と平行な方向、すなわちゲート突き合わせ方向（ゲート幅方向）のデザインを縮小する際に、ＳＲＡＭを構成するゲート電極のパターニングを２回の露光および２回のエッチングにより行う方法がある。この方法は半導体装置の微細化のためにゲート端部を切り離すマスクを追加して加工する技術であり、一方向に断続的に複数並び、その方向に延在するゲート電極を有するＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴ（Field Effect Transistor：電界効果トランジスタ）などに利用される。本願では、このようにゲート電極同士の突合わせ部を加工するためにマスクを追加してパターニングする技術をエンドカットと呼ぶ。エンドカットを用いることにより、ゲートパターンをその延在方向に一列に複数並べる際に、各ゲート電極同士の突合わせ部の間隔を精度良く狭めてゲート電極を形成することができる。
特許文献１（特開２００９−２５２８２５号公報）には、狭いゲート電極間に形成する層間絶縁膜内にボイドが発生することを防ぎ、当該ゲート電極間の領域を挟んで配置された導電材料がボイドにより導通することを防ぐことが記載されている。ここでは、隣接するゲート電極間の一部領域のアスペクト比を低減させることが記載されている。なお、特許文献１に記載の技術はゲート電極の端部同士が対向して近接する突合わせ部に関するものではない。
特開２００９−２５２８２５号公報
エンドカットを用いて形成されるようなゲート電極を有する半導体装置において、ゲート電極のゲート長方向に隣り合うゲート電極同士の間では、上述した突合わせ部のゲート電極同士の間隔よりもゲート電極間の間隔が広いため、ゲート電極間に形成する層間絶縁膜の埋め込み性は問題とならない。これに対し、微細化された半導体装置であって、例えば３２ｎｍノード以降の半導体装置では、ゲート電極の延在方向に隣り合うゲート電極同士の間（突合わせ部）での層間絶縁膜の埋め込み性が問題となる虞がある。
３２ｎｍノードまたは２８ｎｍノードなどの半導体装置の製造工程でエンドカットを行うと、ゲート電極の延在方向において隣り合うゲート電極同士の間（突合わせ部）の距離は３０〜５０ｎｍ程度となる。このような狭い間隔を有する複数のゲート電極上に層間絶縁膜を形成した場合、突合わせ部ではゲートパターン間の距離が狭いために埋め込み性が悪くなり、層間絶縁膜内にボイド（空隙）が形成される可能性がある。その後に、ボイドが形成された突合わせ部を挟むように層間絶縁膜にコンタクトホールを形成し、各コンタクトホール内にＷ（タングステン）などの導電部材を埋め込むことでコンタクトプラグを形成しようとすると、前記ボイドにも導電部材が充填され、前記ボイド内の導電部材を介して二つのコンタクトプラグがショート（短絡）を起こし、歩留まりが悪化し、あるいは、半導体装置の信頼性が低下する問題がある。
本発明の目的は、製造工程における歩留まりを向上させること、あるいは、半導体装置の信頼性を向上させることにある。
特に、本発明の目的は、ゲート電極間のボイドを介してコンタクトプラグ同士がショートすることを防ぐことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の好ましい一実施の形態である半導体装置は、
半導体基板の主面に沿う第１方向に延在し、前記第１方向に並んで前記半導体基板上に形成された複数のゲート電極と、
前記第１方向に隣り合う前記複数のゲート電極同士の間に形成された第１絶縁膜と、
前記第１方向に直交する第２方向における前記複数のゲート電極の側方であって、前記ゲート電極から露出する前記半導体基板の上面に形成された第２絶縁膜と、
前記第１絶縁膜の両側に配置され、前記半導体基板に接続された複数のコンタクトプラグと、
を有し、
前記第１絶縁膜および前記第２絶縁膜は前記半導体基板および前記複数のゲート電極を覆うように形成された第３絶縁膜を構成し、
前記第１絶縁膜の上面の最も低い位置は、前記第２絶縁膜の上面の最も低い位置よりも高いものである。
また、本発明の好ましい一実施の形態である半導体装置の製造方法は、
（ａ）半導体基板の主面に沿う第１方向に延在し、前記第１方向に並ぶ複数のゲート電極を前記半導体基板上にゲート絶縁膜を介して形成する工程、
（ｂ）前記複数のゲート電極の両側の半導体基板の主面にソース・ドレイン領域を形成する工程、
（ｃ）前記複数のゲート電極の側壁にサイドウォールを形成する工程、
（ｄ）前記（ｂ）工程および前記（ｃ）工程の後に、前記半導体基板上に前記複数のゲート電極、前記ソース・ドレイン領域および前記サイドウォールを覆うように第２絶縁膜および第３絶縁膜を前記半導体基板側から順に形成する工程、
（ｅ）前記第１方向に隣り合う前記複数のゲート電極同士の間の領域の両側に、前記第２絶縁膜および前記第３絶縁膜を貫通する複数の貫通孔を形成した後、前記ソース・ドレイン領域に接続されたコンタクトプラグを前記複数の貫通孔のそれぞれの内側に形成する工程、
を有し、
前記第１方向に隣り合う前記複数のゲート電極同士の間の前記第２絶縁膜の上面の最も低い位置は、前記第１方向に直交する第２方向において前記複数のゲート電極および前記サイドウォールから露出する前記半導体基板の上面に形成された前記第２絶縁膜の上面の最も低い位置よりも高いものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の製造工程における歩留まりを向上させることができ、または、半導体装置の信頼性を向上させることができる。
ゲート電極間のボイドを介してコンタクトプラグ同士がショートすることを防ぐことができる。
本発明の実施の形態１である半導体装置を示す平面レイアウトである。 図１のＡ−Ａ線における断面図である。 図１のＢ−Ｂ線における断面図である。 図１のＣ−Ｃ線における断面図である。 （ａ）は実施の形態１のＳＲＡＭの等価回路図である。（ｂ）は実施の形態１の半導体装置の断面図である。 （ａ）は実施の形態１の半導体装置の製造工程を説明するための断面図である。（ｂ）は実施の形態１の半導体装置の製造工程を説明するための断面図である。 （ａ）は図６（ａ）に続く半導体装置の製造工程中の断面図である。（ｂ）は図６（ｂ）に続く半導体装置の製造工程中の断面図である。 図７（ａ）および図７（ｂ）に続く半導体装置の製造工程中の平面レイアウトである。 （ａ）は図７（ａ）に続く半導体装置の製造工程中の断面図である。（ｂ）は図７（ｂ）に続く半導体装置の製造工程中の断面図である。 図９（ａ）および図９（ｂ）に続く半導体装置の製造工程中の平面レイアウトである。 （ａ）は図９（ａ）に続く半導体装置の製造工程中の断面図である。（ｂ）は図９（ｂ）に続く半導体装置の製造工程中の断面図である。 （ａ）は図１１（ａ）に続く半導体装置の製造工程中の断面図である。（ｂ）は図１１（ｂ）に続く半導体装置の製造工程中の断面図である。 （ａ）は図１２（ａ）に続く半導体装置の製造工程中の断面図である。（ｂ）は図１２（ｂ）に続く半導体装置の製造工程中の断面図である。。 （ａ）は図１３（ａ）に続く半導体装置の製造工程中の断面図である。（ｂ）は図１３（ｂ）に続く半導体装置の製造工程中の断面図である。 （ａ）は図１４（ａ）に続く半導体装置の製造工程中の断面図である。（ｂ）は図１４（ｂ）に続く半導体装置の製造工程中の断面図である。 （ａ）は図１５（ａ）に続く半導体装置の製造工程中の断面図である。（ｂ）は図１５（ｂ）に続く半導体装置の製造工程中の断面図である。 （ａ）は図１６（ａ）に続く半導体装置の製造工程中の断面図である。（ｂ）は図１６（ｂ）に続く半導体装置の製造工程中の断面図である。 （ａ）は実施の形態１の第１変形例を示す断面図である。（ｂ）は実施の形態１の第１変形例を示す断面図である。 実施の形態１の第２変形例を示す断面図である。 実施の形態１の第３変形例を示す断面図である。 実施の形態１の第３変形例を示す断面図である。 本発明の実施の形態２である半導体装置を示す断面図である。 本発明の実施の形態２である半導体装置を示す断面図である。 比較例である半導体装置の平面レイアウトである。 比較例である半導体装置の断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
（実施の形態１）
本実施の形態の半導体装置を、図１〜図５（ａ）を参照して説明する。図１は半導体基板上に形成された複数のＭＩＳＦＥＴにより構成されるＳＲＡＭを含む半導体装置の平面レイアウトである。図２は半導体基板１上に形成されたＭＩＳＦＥＴを構成するゲート電極を含む断面図であり、図１のＡ−Ａ線におけるゲート電極同士の突合わせ部（ゲート端対向部）の断面を示している。図３は、図１のＢ−Ｂ線における断面図であり、ゲート電極間の突合わせ部と、ゲート電極上に形成されたコンタクトプラグとを示している。図４は図１のＣ−Ｃ線における断面図であり、図１に示すＳＲＡＭを構成するＭＩＳＦＥＴのゲート電極、ソース・ドレイン領域およびそれらの上部に形成されたコンタクトプラグの断面を示している。図１のＡ−Ａ線およびＢ−Ｂ線はゲート電極の延在方向、すなわちゲート幅方向に沿う線であり、Ｃ−Ｃ線はＡ−Ａ線およびＢ−Ｂ線に直交し、ゲート電極のゲート長方向に沿う線である。図５（ａ）は図１に示すＳＲＡＭの等価回路図である。
ＳＲＡＭは、フリップフロップ等の順序回路を用いてデータを記憶し、電力の供給がなくなると記憶内容が失われる揮発性メモリである。ＳＲＡＭはＤＲＡＭ（Dynamic Random Access Memory）と異なり、記憶部にフリップフロップ回路を用いているためリフレッシュ操作が不要であり、記憶保持状態での消費電力を小さくすることができる記憶回路である。ＳＲＡＭは、そのメモリセルの構造として、４個のトランジスタと２個の高抵抗素子で構成される高抵抗負荷型と、６個のトランジスタで構成されるＣＭＯＳ（Complementary MOS）型とがある。本実施の形態では、データ保持時のリーク電流が非常に小さいために信頼性が高く、現在の主流となっているＣＭＯＳ型のＳＲＡＭを例として説明する。
図１では、図を分かりやすくするために半導体基板の上面に形成されたソース・ドレイン領域および半導体基板上に形成されたゲート電極からなる複数のＭＩＳＦＥＴと、各ソース・ドレイン領域上およびゲート電極上に形成に形成されたコンタクトプラグと、半導体基板の上面に形成された素子分離領域とを示しており、他の配線または層間絶縁膜などは示していない。図１の破線で囲まれた領域は一つのＳＲＡＭを構成する６つのＭＩＳＦＥＴＱ１〜Ｑ６を含んでおり、半導体基板上にはこのように破線で囲まれて示される構造を一つのユニットとするＳＲＡＭが多数形成されている。
ＭＩＳＦＥＴＱ１〜Ｑ６を構成するゲート電極はいずれも半導体基板の主面に沿う第１方向に延在している。ＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ３を構成するゲート電極Ｇ１はＭＩＳＦＥＴＱ６を構成するゲート電極Ｇ３と第１方向に並んで形成されており、ＭＩＳＦＥＴＱ２およびＭＩＳＦＥＴＱ４を構成するゲート電極Ｇ２はＭＩＳＦＥＴＱ５を構成するゲート電極Ｇ４と第１方向に並んで形成されている。すなわち、ゲート電極Ｇ１の延在する延長線上にゲート電極Ｇ３が形成されており、ゲート電極Ｇ２の延在する延長線上にゲート電極Ｇ４が形成されている。
ゲート電極Ｇ１およびＧ３の対向する端部は互いに近接しており、本願では、このように同一方向に延在し、当該方向に並んで隣り合うゲート電極同士の対向する端部の間の領域（ゲート端対向部）をゲート電極の突合わせ部と呼ぶ。なお、同様にゲート電極Ｇ２およびＧ４の対向する端部は互いに近接しており、ゲート電極Ｇ２およびＧ４の間にも突合わせ部が存在する。本実施の形態の第１方向の各ゲート電極同士の間の突合わせ部の間隔は例えば４０ｎｍとする。
ゲート電極Ｇ１〜Ｇ４は同層に形成された電極であり、ゲート電極Ｇ２およびゲート電極Ｇ４は、ゲート電極Ｇ１の延在方向に直交し半導体基板の主面に沿う方向、すなわち第２方向に並んで配置されている。また、ゲート電極Ｇ３とゲート電極Ｇ２は第２方向に隣り合うように形成されている。なお、第１方向はゲート電極Ｇ１〜Ｇ４のゲート幅方向であり、第２方向はゲート電極Ｇ１〜Ｇ４のゲート長方向である。ゲート電極Ｇ１の第２方向の側方にはゲート電極Ｇ２、Ｇ４の突合わせ部が存在しており、ゲート電極Ｇ２の第２方向の側方にはゲート電極Ｇ１、Ｇ３の突合わせ部が存在している。
また、ゲート電極Ｇ２を挟むようにして、ゲート電極Ｇ４の反対側にはゲート電極Ｇ５が形成されている。ゲート電極Ｇ５はゲート電極Ｇ２との間に突合わせ部を有し、他のＳＲＡＭに含まれるＭＩＳＦＥＴを構成している。さらに、ゲート電極Ｇ１の第２方向の側方であってゲート電極Ｇ２、Ｇ４が無い方にはゲート電極Ｇ６が形成されており、ゲート電極Ｇ６は他のＳＲＡＭに含まれるＭＩＳＦＥＴを構成している。
ＭＩＳＦＥＴＱ１、Ｑ３はゲート電極Ｇ１を有し、ＭＩＳＦＥＴＱ２、Ｑ４はゲート電極Ｇ２を有し、ＭＩＳＦＥＴＱ５はゲート電極Ｇ４を有し、ＭＩＳＦＥＴＱ６はゲート電極Ｇ３を有している。ゲート電極Ｇ１とゲート電極Ｇ２との間の領域の半導体基板の主面にはｐ型の半導体領域であるソース領域Ｓ３が形成され、ゲート電極Ｇ１を挟むようにして、ソース領域Ｓ３の反対側の半導体基板の主面にはｐ型の半導体領域であるドレイン領域Ｄ３が形成されており、ソース領域Ｓ３、ドレイン領域Ｄ３およびゲート電極Ｇ１によりＭＩＳＦＥＴＱ３が構成されている。また、ゲート電極Ｇ１とゲート電極Ｇ２との間の領域の半導体基板の主面にはｐ型の半導体領域であるソース領域Ｓ４が形成され、ゲート電極Ｇ２を挟むようにして、ソース領域Ｓ４の反対側の半導体基板の主面にはｐ型の半導体領域であるドレイン領域Ｄ４が形成されており、ソース領域Ｓ４、ドレイン領域Ｄ４およびゲート電極Ｇ２によりＭＩＳＦＥＴＱ４が構成されている。つまり、ＭＩＳＦＥＴＱ３、Ｑ４はｐチャネル型の電界効果トランジスタである。
ゲート電極Ｇ１とゲート電極Ｇ４との間の領域の半導体基板の主面にはｎ型の半導体領域であるドレイン領域Ｄ１５が形成され、ゲート電極Ｇ１を挟むようにして、ドレイン領域Ｄ１５の反対側の半導体基板の主面にはｎ型の半導体領域であるソース領域Ｓ１が形成されており、ドレイン領域Ｄ１５、ソース領域Ｓ１およびゲート電極Ｇ１によりＭＩＳＦＥＴＱ１が構成されている。さらに、ゲート電極Ｇ４を挟むようにして、ドレイン領域Ｄ１５の反対側の半導体基板の主面にはｎ型の半導体領域であるソース領域Ｓ５が形成されており、ドレイン領域Ｄ１５、ソース領域Ｓ５およびゲート電極Ｇ４によりＭＩＳＦＥＴＱ５が構成されている。
同様に、ゲート電極Ｇ２とゲート電極Ｇ３との間の領域の半導体基板の主面にはｎ型の半導体領域であるドレイン領域Ｄ２６が形成され、ゲート電極Ｇ２を挟むようにして、ドレイン領域Ｄ２６の反対側の半導体基板の主面にはｎ型の半導体領域であるソース領域Ｓ２が形成されており、ドレイン領域Ｄ２６、ソース領域Ｓ２およびゲート電極Ｇ２によりＭＩＳＦＥＴＱ２が構成されている。さらに、ゲート電極Ｇ３を挟むようにして、ドレイン領域Ｄ２６の反対側の半導体基板の主面にはｎ型の半導体領域であるソース領域Ｓ６が形成されており、ドレイン領域Ｄ２６、ソース領域Ｓ６およびゲート電極Ｇ３によりＭＩＳＦＥＴＱ６が構成されている。
つまり、ＭＩＳＦＥＴＱ１、Ｑ２、Ｑ５およびＱ６はｎチャネル型の電界効果トランジスタである。また、ＭＩＳＦＥＴＱ１およびＭＩＳＦＥＴＱ５はドレイン領域Ｄ１５を共有しており、ＭＩＳＦＥＴＱ２およびＭＩＳＦＥＴＱ６はドレイン領域Ｄ２６を共有している。
第１方向において、ソース領域Ｓ３はソース領域Ｓ４とドレイン領域Ｄ１５との間に配置されている。ゲート電極Ｇ２とゲート電極Ｇ４の突合わせ部の近傍のゲート電極Ｇ２の端部の上部およびソース領域Ｓ３上には半導体基板の主面に対して垂直に延在する柱状のコンタクトプラグＰ２が連続的に形成されており、コンタクトプラグＰ２はゲート電極Ｇ２およびソース領域Ｓ３のそれぞれに電気的に接続されているため、ゲート電極Ｇ２およびソース領域Ｓ３は電気的に接続されている（図４参照）。同様に、ゲート電極Ｇ３に近い方のゲート電極Ｇ１の端部の上部およびソース領域Ｓ４上にはコンタクトプラグＰ１が連続的に形成されており、コンタクトプラグＰ１によってゲート電極Ｇ１およびソース領域Ｓ４は電気的に接続されている。
また、ソース領域Ｓ１、Ｓ２、Ｓ５、Ｓ６、ドレイン領域Ｄ１５、Ｄ３、Ｄ２６、Ｄ４、ゲート電極Ｇ３およびＧ４のそれぞれの上部にはそれぞれコンタクトプラグＰＬが形成されている。ソース領域Ｓ１上およびソース領域Ｓ２上のコンタクトプラグＰＬは上層の配線（図示しない）により電気的に接続され、同一の電位をソース領域Ｓ１およびソース領域Ｓ２に供給する。ドレイン領域Ｄ１５上のコンタクトプラグＰＬとコンタクトプラグＰ２とは上層の配線（図示しない）により電気的に接続されており、同様に、ドレイン領域Ｄ２６上のコンタクトプラグＰＬとコンタクトプラグＰ１とは上層の配線（図示しない）により電気的に接続されている。
ここで、図１に示すゲート電極Ｇ１〜Ｇ４のパターンは、半導体基板上に形成した膜を１回の露光および１回のエッチングにより加工して形成したものではなく、少なくとも２回の露光および２回のエッチングにより形成しているものである。これはゲート電極の突合わせ部を精度良く微細加工する目的で用いられる加工方法であり、ゲート電極の第１方向に沿う側壁を形成するパターニングと第２方向に沿う側壁を形成するパターニングとの２回のパターニングに分けてゲート電極を加工することで、第１方向のゲート電極間の突合わせ部の間隔をより小さくすることを可能としている。本実施の形態ではこのようにゲート電極を形成する際に複数回のパターニングを行っている。本願では、前記複数回のパターニングのうちの、ゲート電極の突合わせ部を加工して形成する際のパターニング工程をエンドカットと呼ぶ。
例えば、本実施の形態では、ゲート電極Ｇ１〜Ｇ４を形成する際、まず第１方向のゲート電極間の突合わせ部を形成するため、各ゲート電極の第２方向に沿う側壁を形成するパターニング（エンドカット）を行った後、各ゲート電極の第１方向に沿う側壁を形成するパターニングを行うことで、第２方向に並ぶゲート電極同士の間の半導体基板の主面を露出させるものとする。ただし、エンドカットを行う場合のパターニングの順序はこれに限られず、逆にゲート電極の第１方向に沿う側壁を形成するパターニングを行った後、各ゲート電極の第２方向に沿う側壁を形成するパターニング（エンドカット）を行っても構わない。
次に、以上に説明したＳＲＡＭの構成を図５（ａ）を用いて説明する。図５（ａ）の等価回路図に示すように、本実施の形態のＳＲＡＭは６つのＭＩＳＦＥＴＱ１〜Ｑ６を有し、ＭＩＳＦＥＴＱ５、Ｑ６のソース（図１に示すソース領域Ｓ５、Ｓ６）はビット線ＢＬ１およびＢＬ２にそれぞれ接続されており、ＭＩＳＦＥＴＱ５、Ｑ６のゲート電極（図１に示すゲート電極Ｇ３、Ｇ４）はワード線ＷＬに接続されている。
ＭＩＳＦＥＴＱ５のドレイン（図１に示すドレイン領域Ｄ１５）は、第１ノードＥ１を介してＭＩＳＦＥＴＱ１のドレイン（図１に示すドレイン領域Ｄ１５）、ＭＩＳＦＥＴＱ３のソース（図１に示すソース領域Ｓ３）、ＭＩＳＦＥＴＱ２およびＱ４のゲート（図１に示すゲート電極Ｇ２）に接続されている。同様に、ＭＩＳＦＥＴＱ６のドレイン（図１に示すドレイン領域Ｄ２６）は、第２ノードＥ２を介してＭＩＳＦＥＴＱ２のドレイン（図１に示すドレイン領域Ｄ２６）、ＭＩＳＦＥＴＱ４のソース（図１に示すソース領域Ｓ４）、ＭＩＳＦＥＴＱ１およびＱ３のゲート（図１に示すゲート電極Ｇ１）に接続されている。
ＭＩＳＦＥＴＱ３、Ｑ４のドレイン（図１に示すドレイン領域Ｄ３、Ｄ４）はいずれも電源電位線Ｖｄｄに接続され、ＭＩＳＦＥＴＱ１、Ｑ２のソース（図１に示すソース領域Ｓ１、Ｓ２）はいずれも設置電位線Ｖｓｓに接続されている。ＭＩＳＦＥＴＱ５、Ｑ６はいずれも転送用の電界効果トランジスタであり、ＭＩＳＦＥＴＱ１、Ｑ２とＭＩＳＦＥＴＱ３、Ｑ４とはそれぞれｎチャネル型のトランジスタとｐチャネル型のトランジスタとを組み合わせたＣＭＩＳ（Complementary MIS）インバータである。ここではデータの書込み・読出しのために、ＭＩＳＦＥＴＱ１、Ｑ２のＣＭＩＳとＭＩＳＦＥＴＱ３、Ｑ４のＣＭＩＳとをたすき掛けするように接続されたフリップフロップ回路が構成されている。
ＳＲＡＭの動作方法について、以下に説明する。ＳＲＡＭの書込み動作では、図５（ａ）に示すワード線ＷＬの電圧を上げてＭＩＳＦＥＴＱ５、Ｑ６のゲートをオン状態にし、ビット線ＢＬ１の電圧を上げ、ビット線ＢＬ２の電圧を下げることにより、フリップフロップ回路の左側の第１ノードＥ１にはデータ「１」が記憶され、フリップフロップ回路の右側の第２ノードＥ２にはデータ「０」が記憶される。逆にビット線ＢＬ１の電圧を下げ、ビット線ＢＬ２の電圧を上げると、第１ノードＥ１にはデータ「０」が記憶され、第２ノードＥ２にはデータ「１」が記憶される。このとき、ワード線ＷＬの電圧を下げて０Ｖにしても、書き込まれた「１」、「０」のデータは、装置の電源が入っている限り記憶され続ける。
データの読出し動作時には、ワード線ＷＬの電圧を上げてＭＩＳＦＥＴＱ５、Ｑ６のゲートをオン状態にし、そのときに記憶している状態（第１ノードＥ１および第２ノードＥ２の「１」、「０」の組み合わせ）によって、ビット線ＢＬ１およびＢＬ２の間に電位差が生じるため、この電位差をセンスアンプにより増幅して検出する。
図２に示すように、例えば単結晶シリコンからなる半導体基板１の主面にはｐ型の不純物（例えばＢ（ホウ素））が導入されたｐウエルＰＷと素子分離領域２とが形成されており、半導体基板１の主面上には酸化シリコン膜からなるゲート絶縁膜３を介してゲート電極Ｇ２およびＧ５がそれぞれ形成されている。ｐウエルＰＷはゲート電極Ｇ２、Ｇ５の直下にそれぞれ形成され、ゲート電極Ｇ２およびＧ５の対向する端部同士の間の突合わせ部の直下の半導体基板１の主面には例えば酸化シリコン膜からなる素子分離領域２が形成されている。ゲート電極Ｇ２、Ｇ５はそれぞれゲート絶縁膜３上に半導体基板１側から順に積層されたＴｉＮ（窒化チタン）膜などからなるメタルゲート層ＭＧおよびポリシリコン層ＰＧを含み、ポリシリコン層ＰＧ上には例えばニッケル（Ｎｉ）などを含むシリサイド層ＮＳが形成されている。
ゲート電極Ｇ２、Ｇ５のそれぞれの側壁には酸化シリコン膜４および窒化シリコン膜５を半導体基板１側から順に積層した積層構造を有するサイドウォールＳＷが形成されており、ゲート電極Ｇ２、Ｇ５の間の領域である突合わせ部の殆どの領域はサイドウォールＳＷが占めている。ゲート電極Ｇ２、Ｇ５のそれぞれの側壁とサイドウォールＳＷとの間には、酸化シリコン膜からなるオフセットスペーサ４ａが介在している。
サイドウォールＳＷはゲート電極Ｇ２、Ｇ５の側壁に自己整合的に形成されており、サイドウォールＳＷのゲート電極に接していない方の側壁およびサイドウォールＳＷの上面は連続した曲面を有している。このため。ゲート電極Ｇ２の側壁のサイドウォールＳＷとゲート電極Ｇ５の側壁のサイドウォールＳＷとの間の距離は、半導体基板１の主面から高くなるにつれて間隔が開いており、それぞれのサイドウォールＳＷ同士の間には、ゲート電極Ｇ２、Ｇ５を含む半導体基板の主面を覆うように形成されたライナー絶縁膜６が形成されている。すなわち、ライナー絶縁膜６とゲート電極Ｇ２、Ｇ５のそれぞれの側壁との間にはサイドウォールＳＷおよびオフセットスペーサ４ａが形成されている。
ライナー絶縁膜６は例えばＳｉＮ（窒化シリコン）膜からなる絶縁膜であり、図１に示すコンタクトプラグＰ１、Ｐ２およびＰＬなどを埋め込むコンタクトホールを形成する際のエッチングストッパ膜として機能する。ライナー絶縁膜６は、図２に示すように第１方向に隣り合うゲート電極同士の間に形成されており、また、図４に示すように、第２方向における各ゲート電極の側方であって、各ゲート電極およびその側壁に形成されたサイドウォールＳＷから露出する半導体基板１の上面にも形成されている。ここでは、ゲート電極Ｇ２、Ｇ５の突合わせ部の上部のライナー絶縁膜６の上面の最も低い位置は、ゲート電極Ｇ２、Ｇ５の上面の高さよりも高い領域に位置している。また、ライナー絶縁膜６上には層間絶縁膜７、ストッパ絶縁膜８、層間絶縁膜９が半導体基板１の主面側から順に形成されている。層間絶縁膜７、９は例えば酸化シリコン膜からなり、ストッパ絶縁膜８は例えば窒化シリコン膜からなる。ストッパ絶縁膜８は、層間絶縁膜９内に金属配線を埋め込む配線溝を形成する際にエッチングストッパ膜として機能する絶縁膜である。
図３に示すように、ゲート電極Ｇ１、Ｇ３を含む断面は図２と似たような構造を有している。ただし、ゲート電極Ｇ１、Ｇ３の直上にはコンタクトプラグＰ１、ＰＬがそれぞれ形成されており、コンタクトプラグＰ１の直下の半導体基板１の主面には素子分離領域２が形成されている。メタルゲート層ＭＧおよびポリシリコン層ＰＧからなるゲート電極Ｇ１、Ｇ３は、ポリシリコン層ＰＧ上に形成されたシリサイド層ＮＳを介してコンタクトプラグＰ１、ＰＬにそれぞれ電気的に接続されている。コンタクトプラグＰ１、ＰＬは、それぞれの上部に形成された金属配線Ｍ１に電気的に接続されている。
シリサイド層ＮＳは、ゲート電極およびソース・ドレイン領域とコンタクトプラグとの間に介在することでゲート電極およびソース・ドレイン領域とコンタクトプラグとの接触抵抗を低減する働きを有する。シリサイド層ＮＳは金属とシリコンとの反応層であり、その材料としては、例えばニッケルシリサイド、コバルトシリサイド、プラチナシリサイドまたはチタンシリサイドなどを用いることができる。
コンタクトプラグＰ１、ＰＬは、コンタクトホール７ａの内壁および底部に形成されたバリア導体膜（図示しない）を介して形成された接続部材である。コンタクトプラグＰ１、ＰＬは例えばタングステンなどからなり、その側壁および底部に形成されたバリア導体膜は、例えば窒化チタンなどからなる。
金属配線Ｍ１は、ＳＲＡＭを構成するＭＩＳＦＥＴに所定の電位を供給する配線であり、周知のダマシンプロセスによって形成されている。金属配線Ｍ１は、配線溝９ａの内壁および底部に形成されたバリア導体膜と、前記バリア導体膜を介して配線溝９ａ内に充填された金属膜からなる。前記バリア導体膜は例えばＴａ（タンタル）とＴａＮ（窒化タンタル）との積層膜からなり、前記金属膜は、主にＣｕ（銅）からなる膜である。前記バリア導体膜は、前記金属膜内の金属元素が層間絶縁膜９内などに拡散することを防ぐ目的で設けられている。なお、バリア導体膜の部材としては、タンタルの他に、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）またはそれらの化合物などを用いてもよい。
ここでも、図２で示した構造と同様にゲート電極Ｇ１、Ｇ３の突合わせ部にはサイドウォールＳＷがゲート電極Ｇ１、Ｇ３の対向する側壁にそれぞれ形成されており、互いのサイドウォールＳＷが殆ど接するように配置されている。このため、ゲート電極間の突合わせ部にライナー絶縁膜６が埋め込まれるスペースは少なく、突合わせ部の直上のライナー絶縁膜６の上面の最も低い位置は、ゲート電極Ｇ１、Ｇ３の上面よりも高い領域に位置しているので、突合わせ部上のライナー絶縁膜６の上面には大きな凹凸が形成されておらず、比較的平坦な形状となっている。
図４に示すように、図１のＣ−Ｃ線における第２方向に沿った断面では、ＭＩＳＦＥＴＱ３を構成するゲート電極Ｇ１、ソース領域Ｓ３およびドレイン領域Ｄ３を含む断面が示されている。半導体基板１の主面には素子分離領域２およびｎ型の不純物（例えばＰ（リン））が導入されたｎ型の半導体領域であるｎウエルＮＷが形成されている。半導体基板１上にはゲート絶縁膜３を介してゲート電極Ｇ２、Ｇ１およびＧ６が形成されており、各ゲート電極の両側の側壁にはオフセットスペーサ４ａを介してサイドウォールＳＷが形成されている。ゲート電極Ｇ１の両側の半導体基板１の主面にはソース領域Ｓ３およびドレイン領域Ｄ３がゲート電極Ｇ１の直下のｎウエルＮＷを挟むように形成されている。
ソース領域Ｓ３およびドレイン領域Ｄ３は、ｐ型の不純物（例えばＢ（ホウ素））が高濃度で導入された、接合深さが深い半導体領域である拡散層ＰＳと、ｐ型の不純物（例えばＢ（ホウ素））が拡散層ＰＳよりも低い濃度で導入され、接合深さが拡散層ＰＳよりも浅い半導体領域であるｐ−型半導体領域ＰＥとを有している。ｐ−型半導体領域ＰＥはサイドウォールＳＷの下部のｎウエルＮＷ上に形成され、拡散層ＰＳはゲート電極Ｇ１、Ｇ２、Ｇ６およびサイドウォールＳＷから露出しているｎウエルＮＷの上面に自己整合的に形成されている。ゲート電極Ｇ２およびその側壁の一方のサイドウォールＳＷのそれぞれの直下には素子分離領域２が形成されており、半導体基板１の主面にはｎウエルＮＷは形成されていない。
拡散層ＰＳ、ゲート電極Ｇ１、Ｇ２およびＧ６のそれぞれの上面にはシリサイド層ＮＳが形成されており、ドレイン領域Ｄ３を構成する拡散層ＰＳ上にはシリサイド層ＮＳを介してコンタクトプラグＰＬが形成され、ソース領域Ｓ３を構成する拡散層ＰＳ上およびゲート電極Ｇ２上にはシリサイド層ＮＳを介してコンタクトプラグＰ２が形成されている。コンタクトプラグＰ２はゲート電極Ｇ２の上面からソース領域Ｓ３を構成する拡散層ＰＳの上面にかけて連続的に一体となって形成されており、また、ゲート電極Ｇ２の側壁であってゲート電極Ｇ１に近い方の側壁を覆うように形成されている。
図３に示した構造と同様に、図４に示すコンタクトプラグＰ２、ＰＬはゲート電極Ｇ１、Ｇ２およびサイドウォールＳＷを有する半導体基板１の主面上に順に形成されたライナー絶縁膜６および層間絶縁膜を貫くコンタクトホール７ａ内に形成されている。コンタクトプラグＰ２、ＰＬのそれぞれの上部にはストッパ絶縁膜８および層間絶縁膜９が順に形成され、層間絶縁膜９およびストッパ絶縁膜８を貫く配線溝９ａ内には金属配線Ｍ１が複数形成されており、ドレイン領域Ｄ３はシリサイド層ＮＳおよびコンタクトプラグＰＬを介して金属配線Ｍ１に電気的に接続されている。また、ゲート電極Ｇ２およびＭＩＳＦＥＴＱ３のソース領域Ｓ３はシリサイド層ＮＳおよびコンタクトプラグＰ２を介して電気的に接続されている。
図４に示すゲート電極Ｇ１、Ｇ２は図２、図３に示すゲート電極と同様に、メタルゲート層ＭＧと、その上部に形成されたポリシリコン層ＰＧとにより構成されている。ただし、図２、図３とは異なり、図４にはゲート電極同士の間の突合わせ部は示されておらず、第２方向に隣り合うゲート電極Ｇ１、Ｇ２の間隔は図２、図３に示す突合わせ部よりも広く設けられている。これは、ゲート電極同士の間にソース・ドレイン領域およびコンタクトプラグを形成するためである。したがって、第１方向のゲート電極間の突合わせ部とは異なり、第２方向に隣り合うゲート電極の間ではサイドウォールＳＷ同士の間隔が突合わせ部よりも広く、ライナー絶縁膜６が半導体基板の主面にゲート電極またはサイドウォールＳＷを介さず広く形成される。ここで、図２に示す第１方向に隣り合うゲート電極間の突合わせ部のライナー絶縁膜６の最も低い上面の高さは、図４に示す第２方向に隣り合うゲート電極間のライナー絶縁膜６の最も低い上面の高さよりも高い領域に位置している。
次に、本実施の形態の半導体装置の効果について説明する。図１に示すＳＲＡＭのように、第１方向に複数のゲート電極が並んで配置される半導体装置では、装置の微細化に伴い、ゲート電極同士の突合わせ部が３０〜５０ｎｍ程度の狭い間隔で形成されることにより、ゲート電極間の突合わせ部の絶縁膜の埋め込み性が悪くなる問題がある。ここでいう突合わせ部の絶縁膜とは、例えば図２および図３に示すライナー絶縁膜６のことである。ゲート電極のパターン同士の間隔が狭い突合わせ部では、ライナー絶縁膜６をゲート電極同士の間の深い溝に密に埋め込むことが困難であるため、突合わせ部のライナー膜内にはボイド（空隙）が発生しやすくなる。
ここで、上記ボイドが発生した場合に特に問題が起こりやすい構成を説明するために、図２４に比較例である半導体装置のゲート電極およびソース・ドレイン領域を示した平面レイアウト図を示す。図２４には、半導体基板（図示しない）上に形成され、半導体基板の主面に沿う第１方向に延在する複数のゲート電極ＧＮと、第１方向に直交する第２方向においてゲート電極ＧＮを挟むように半導体基板の主面に形成された二つのソース・ドレイン領域ＳＤと、各ソース・ドレイン領域ＳＤ上にそれぞれ形成されたコンタクトプラグＰＬを示している。図１に示す本実施の形態の半導体装置と同様に、ゲート電極ＧＮはそれぞれの延在する方向である第１方向に並んで複数配置されており、隣り合うゲート電極ＧＮの対向する端部間（突き合せ部）の間隔は４０ｎｍ程度の狭い間隔となっている。ここでは、ゲート電極の突合わせ部の形成の際にはエンドカットを用いている。
図２４において、ソース・ドレイン領域ＳＤは第１方向に延在するゲート電極ＧＮに沿うように第１方向に延在して形成されている。ゲート電極ＧＮは第１方向に延在するパターンが途中で途切れるようにして断続的に形成されているのに対し、ソース・ドレイン領域ＳＤは、ゲート電極ＧＮが途切れている突合わせ部の近傍においても途切れておらず、図２４に示す領域では複数のゲート電極ＧＮおよびそれらの間の突合わせ部に沿って連続的に形成されている。
すなわち、ソース・ドレイン領域ＳＤは、ゲート電極ＧＮの突合わせ部を第２方向において挟むように半導体基板の主面に形成されている。また、各ソース・ドレイン領域ＳＤ上には、突合わせ部を挟むようにコンタクトプラグＰＬが形成されており、ここでは一方のコンタクトプラグＰＬ、突合わせ部およびもう一方のコンタクトプラグＰＬが第２方向に並んで配置されている。つまり、ゲート電極ＧＮを挟むように配置されたソース・ドレイン領域ＳＤのそれぞれの上のコンタクトプラグＰＬ同士の間には、ゲート電極ＧＮが形成されていない領域がある。図示はしていないが、前記半導体基板の主面上には、ソース・ドレイン領域ＳＤ、ゲート電極ＧＮを覆うように絶縁膜が形成されている。前記絶縁膜はコンタクトプラグＰＬ同士の間の領域であるゲート電極の突合わせ部にも形成され、コンタクトプラグＰＬは前記絶縁膜を貫通してソース・ドレイン領域ＳＤに接続されている。
また、図２５に他の比較例である半導体装置の断面図を示す。図２５は半導体基板１の主面に沿う第１方向に延在する二つのゲート電極ＧＭ同士の対向する端部の間の領域を含む、第１方向に沿う断面図である。図２５に示す比較例の半導体装置のゲート電極ＧＭはエンドカットを用い、２回のエッチング工程によりパターニングされており、第１方向に隣り合うゲート電極ＧＭ同士の間の距離は例えば４０ｎｍであるものとする。
図２に示す本実施の形態の半導体装置と同様に、図２５に示すゲート電極ＧＭおよびその側壁のサイドウォールＳＷは積層構造を有している。また、図２４に示す平面レイアウトと同様に、図２５に示すゲート電極ＧＭ同士の間の突合わせ部の側方であって、第１方向に直交する第２方向には突合わせ部を挟むようにコンタクトプラグ（図示しない）が形成されている。なお、図２４を用いて説明した絶縁膜は、図２５に示すライナー絶縁膜６ａに対応している。
図２５に示すように、ゲート電極ＧＭの側壁のサイドウォールＳＷ同士の間の距離が離れているために、ゲート電極ＧＭの突合わせ部には半導体基板１の上面を露出する溝が形成されており、ライナー絶縁膜６ａの上面は突合わせ部において大きく凹んだ形状を有している。具体的には、ライナー絶縁膜６ａの上面は突合わせ部においてゲート電極ＧＭの上面よりも低い領域であって、半導体基板１の上面に近い領域に位置している。なお、半導体基板１の主面がゲート電極ＧＭの突合わせ部において一部凹んでいるのは、サイドウォールＳＷを形成するエッチング工程などにより半導体基板１の上面が一部除去されるためである。したがって、突合わせ部に限らず、ゲート電極ＧＭの第２方向の側方の半導体基板１の上面も一部凹んでいることが考えられる。
これは、ゲート電極ＧＭの突合わせ部において、対向するサイドウォールＳＷの上面から側壁にかけて形成されたそれぞれのライナー絶縁膜６ａ同士が接触しておらず、ライナー絶縁膜６ａが突合わせ部において閉塞していないためである。すなわち、突合わせ部においては、いずれの領域においても、対向するサイドウォールＳＷ同士間の幅の値が、サイドウォールＳＷの側壁に形成されるライナー絶縁膜６ａの第１方向の膜厚の値の２倍より大きくなっている。
なお、ライナー絶縁膜６ａの膜厚は、ゲート電極の上面上では２０ｎｍ程度であり、突合わせ部のサイドウォールＳＷから露出している半導体基板１の主面では１０〜１５ｎｍ程度である。サイドウォールＳＷの表面に形成されたライナー絶縁膜６ａの膜厚は、サイドウォールＳＷの表面の上部から下部にかけて徐々に薄くなるが、例えば最も薄い箇所では、サイドウォールＳＷの表面に垂直な方向のライナー絶縁膜６ａの膜厚は１０ｎｍ程度となる。なお、ここでいう膜厚とは、ライナー絶縁膜６ａの下面に接する下地表面に対して垂直な方向のライナー絶縁膜６ａの下面から上面までの距離のことである。
半導体基板１上にライナー絶縁膜６ａをＣＶＤ（Chemical Vapor Deposition）法などを用いて形成する場合、ゲート電極ＧＭなどのパターンの側壁に形成されるライナー絶縁膜６ａの膜厚は、突合わせ部よりも広い面積が露出している半導体基板１の主面上またはゲート電極ＧＭ上などのように半導体基板１の主面と平行な面に形成されるライナー絶縁膜６ａの膜厚に比べて薄くなる。これは、パターンの側壁に形成される絶縁膜のカバレッジ（被膜率）がゲート電極ＧＭの上面のような面に形成される絶縁膜よりも悪くなる性質があるためであり、ゲート電極ＧＭの側壁にサイドウォールＳＷを介してライナー絶縁膜６ａが形成される場合も同様である。
ライナー絶縁膜のカバレッジが例えば１００％の場合には、ゲート電極の上面に形成されたライナー絶縁膜の膜厚と、ゲート電極の側壁に形成されたライナー絶縁膜の膜厚とはいずれの領域においても同一になる。しかし、カバレッジは特に狭い溝の内壁において悪化する傾向があり、カバレッジが悪いとゲート電極の側壁のライナー絶縁膜は前記側壁の上部から下部に近付くにつれて膜厚が薄くなる。
ライナー絶縁膜６ａが形成されるゲート電極ＧＭ間の突合わせ部が３０〜５０ｎｍ程度の狭い間隔であり、対向するサイドウォールＳＷ間の間隔が狭く、サイドウォールＳＷ間において露出する半導体基板１の上面が小さい場合には、突合わせ部においてサイドウォールＳＷから露出する半導体基板１上のライナー絶縁膜６ａの膜厚も、ゲート電極ＧＭ上のライナー絶縁膜６ａの膜厚に比べて薄くなることが考えられる。
すなわち、図２５に示すように、ゲート電極ＧＭの突合わせ部においてゲート電極ＧＭの上面から半導体基板１の上面に対して深い溝が形成されていると、対向するサイドウォールＳＷ間のライナー絶縁膜６ａのカバレッジが悪くなり、ライナー絶縁膜６ａ内に上述したボイドが形成されやすくなる。なお、図２５にはボイドは示していない。
このような比較例の半導体装置では、図２５に示す第１方向に隣り合うゲート電極ＧＭ間のライナー絶縁膜６ａの上面の最も低い位置に対し、ゲート電極ＧＭの第２方向の側方のゲート電極ＧＭおよびその側壁のサイドウォールＳＷから露出する半導体基板１の上面に形成されたライナー絶縁膜６ａの上面の最も低い位置の方が高い領域に形成されていることが考えられる。これは、ゲート電極ＧＭ同士の突合わせ部のような狭い溝の底部においてはライナー絶縁膜６ａのカバレッジが低下し、前述したゲート電極ＧＭの第２方向の側方の半導体基板１の上面のライナー絶縁膜６ａのように広い領域に形成された膜よりも膜厚が薄くなるためである。
図２４および図２５に示すような構成の半導体装置において、前述したようにゲート電極ＧＮ間の突合わせ部に形成される絶縁膜（例えば図２５に示すライナー絶縁膜６ａ）内にボイドが形成された場合、突合わせ部を挟んで近接しているコンタクトプラグＰＬ同士が、前記ボイド内に形成された金属部材によりショート（短絡）し、半導体装置が正常に動作しなくなる問題がある。ショート不良が発生すると、半導体装置の信頼性が低下し、また、歩留まりが悪化することとなる。これは、突合わせ部にボイドを有する絶縁膜（例えばライナー絶縁膜）を形成した後に、前記絶縁膜と前記絶縁膜上に形成した層間絶縁膜とを貫通する二つのコンタクトホールを突合わせ部を挟むように形成し、続いて各コンタクトホール内にコンタクトプラグＰＬを構成する金属材料を充填する際、前記ボイド内にも当該金属材料が充填され、二つのコンタクトプラグＰＬがボイドにより接続されてしまうことに起因する。
つまり、突合わせ部に形成された絶縁膜がボイドを有する場合、突合わせ部の近傍であって、第１方向に隣り合うゲート電極およびそれらの間の突合わせ部の第２方向の両側の側方にコンタクトプラグをそれぞれ形成すると、それぞれのコンタクトプラグ同士がボイド内に形成された金属部材を介してショートする虞がある。
このような問題は、図２４に示すように、突合わせ部を挟むようにしてコンタクトプラグＰＬ同士が特に近接する構造において起こりやすくなる。ただし、図１に示すような構造においても、例えばコンタクトプラグＰ２とソース領域Ｓ５上のコンタクトプラグＰＬとの間で、ゲート電極Ｇ２およびゲート電極Ｇ４の間の突合わせ部に形成された絶縁膜内のボイドを介してショートが発生する虞がある。言い換えれば、突合わせ部の近傍であって、突合わせ部に形成されたライナー絶縁膜６の両側にソース・ドレイン領域に接続されたコンタクトプラグが形成されている場合、当該ライナー絶縁膜６内にボイドが形成されていると、コンタクトプラグ間でショート不良が発生する。
なお、本実施の形態の半導体装置では図１に示すように、ゲート電極が第２方向に並んで配置されているが、第２方向に並ぶゲート電極間の間隔は第１方向のゲート電極間の突合わせ部よりも広く設けられており、ライナー絶縁膜６（図４参照）の埋め込み性は突合わせ部よりも良好になるため、ゲート電極間にボイドは発生しない。これは、ボイドの発生の問題が、突合わせ部の間隔が３０〜５０ｎｍ程度の狭い距離で設けられている場合に顕著になるためである。したがって、図２４、図２５を用いて説明した比較例および図１に示す本実施の形態のように、突合わせ部を精度良く微細加工する目的でエンドカットを用いてゲート電極を形成している場合、ゲート電極同士の間隔を狭く形成することが可能であるので、上述したボイドの発生に起因するコンタクトプラグ間のショート不良がより発生しやすくなる。
また、図１に示すＳＲＡＭのように、例えばエンドカットを用いて第１方向のゲート電極間の間隔を小さく形成した半導体装置では、半導体基板上のいずれかの領域に、図２４に示すようにゲート電極の突合わせ部を挟むようにコンタクトプラグを配置するレイアウトを形成する可能性がある。これに対し、上記ショート不良の発生を防ぐために、図２４に示すようにゲート電極の突合わせ部を挟むようにコンタクトプラグを配置するレイアウトを形成しないようにすると、半導体素子のレイアウトの自由度が低下するため、半導体装置の面積が増大するなどの問題が生じる。
また、上記ショート不良の発生を防ぐために突合わせ部の間隔を図１に示す第２方向に隣り合うゲート電極同士の間隔のように広く設ける方法が考えられるが、この場合、ゲート電極の突合わせ部の間隔を縮小することができないため、半導体装置の微細化が困難となる。
上述した絶縁膜内のボイドは、ゲート端同士の間隔が３０〜５０ｎｍ程度で狭く形成されている領域であって、特に、ゲート電極の上面から半導体基板の主面までの高さ、すなわち突合わせ部の溝の深さが大きいほど形成されやすくなる。つまり、ライナー絶縁膜６により深い溝を埋め込む場合に、ボイドが発生しやすくなる。これに対し、本実施の形態では、図２に示すように、第１方向に隣り合うゲート電極同士の間の突合わせ部のサイドウォールＳＷ同士が殆ど接するように対向するサイドウォールＳＷ同士を近接させて形成し、突合わせ部に形成されるライナー絶縁膜６が埋め込まれる溝を小さくすることで、ライナー絶縁膜６のカバレッジが悪くなることを防ぎ、ライナー絶縁膜６内にボイドが形成されることを抑制することを可能としている。なお、突合わせ部において対向するサイドウォールＳＷは側面の一部が接触して一体となっていても良い。
例えば、図２に示す半導体装置ではライナー絶縁膜６は突合わせ部においてその上面に大きな凹みが形成されることがなく、図２５に示すライナー絶縁膜６ａに比べて平坦に形成されているため、ライナー絶縁膜６の最も低い上面の高さはゲート電極Ｇ２およびＧ５のそれぞれの上面の高さよりも高くなっている。すなわち、図２に示す第１方向に隣り合うゲート電極間の突合わせ部のライナー絶縁膜６の最も低い上面の高さは、図４に示す第２方向に隣り合うゲート電極間のライナー絶縁膜６の最も低い上面の高さよりも高い領域に位置している。言い換えれば、半導体基板上に形成された、同一方向（第１方向）に延在する複数のゲート電極および前記複数のゲート電極を有する半導体装置において、ゲート幅方向（第１方向）に並ぶゲート電極間の絶縁膜の上面の一番低い位置は、ゲート長方向（第２方向）のゲート電極間の絶縁膜の上面の一番低い位置よりも高い領域に位置している。
これは、突合わせ部において対向するサイドウォールＳＷが接近することで、サイドウォールＳＷの上面から側壁にかけて形成されたライナー絶縁膜６同士が対向するサイドウォールＳＷ同士の間で接触し、閉塞するためである。つまり、突合わせ部には、対向するサイドウォールＳＷ同士間の幅の値が、サイドウォールＳＷの側壁に形成されるライナー絶縁膜６の第１方向の膜厚の値の２倍以下となっている領域がある。これにより、図２４および図２５を用いて説明した比較例に比べ、突合わせ部上のライナー絶縁膜６の平坦性を向上させ、ライナー絶縁膜６のカバレッジの悪化を抑制することで、ライナー絶縁膜６内にボイドが発生することを防いでいる。
上記の構成を式で表わした場合、以下の式のようになる。
Ｓ１≦２×（ａ＋αｔ） （１）
ここで、図５（ｂ）に示すように、Ｓ１は第１方向に隣り合うゲート電極ＧＬ同士の間の距離である。ただし、ゲート電極ＧＬの側壁にオフセットスペーサ４ａが形成されている場合は、Ｓ１は対向するオフセットスペーサ４ａ同士の間の距離とする。ａはサイドウォールＳＷの上端の幅である。サイドウォールＳＷの上端において、窒化シリコン膜５は殆ど除去されているため、式（１）に示すａは酸化シリコン膜４の第１方向の膜厚であるものとして考えることができる。αはゲート電極ＧＬの上面の第１方向の端部のライナー絶縁膜６のカバレッジ（％）であり、ｔはライナー絶縁膜６の膜厚設定である。αｔはサイドウォールＳＷの側壁のライナー絶縁膜６の膜厚の値である。なお、図５（ｂ）は式（１）を説明するための本実施の形態の半導体装置の断面図である。図５（ｂ）に示す半導体装置は図２に示す半導体装置と同様の構造を有しているが、図５（ｂ）ではライナー絶縁膜６より上に形成された構造は示していない。
本実施の形態では、上記の式（１）が成り立つように構造パラメータ設計をすることにより、突合わせ部においてライナー絶縁膜６を閉塞させ、ライナー絶縁膜６が突合わせ部の深い溝の下部に形成されることを防いでいる。上記ボイドは、ライナー絶縁膜６が深い溝の下部に形成された場合に発生しやすいため、ライナー絶縁膜６が突合わせ部の下部に形成されることを抑制することで、ライナー絶縁膜６により深い溝を埋める必要をなくし、ボイドが発生することを防ぐことができる。
したがって、本実施の形態の半導体装置では、突合わせ部の絶縁膜内にボイドが形成されることを防ぎ、半導体基板の主面に沿う方向に延在する複数のゲート電極ＧＬおよびゲート電極ＧＬ間の突合わせ部の両側に形成された複数のコンタクトプラグが、ボイド内に形成された金属部材を介してショートすることを防ぐことができる。これにより、例えばＳＲＡＭなどの半導体素子が正常に動作しなくなることを防ぎ、半導体装置の信頼性を向上することができる。
なお、式（１）が成り立つ条件で形成したライナー絶縁膜６は、対向するサイドウォールＳＷの側壁の下部ではなく、突合わせ部の対向するゲート電極ＧＬの側壁の上端の近傍、すなわちゲート電極ＧＬの上面よりも高い位置で閉塞する。この場合、ライナー絶縁膜６が突合わせ部内であってゲート電極ＧＬの上面よりも低い位置で閉塞する場合、すなわち突合わせ部のライナー絶縁膜６の上面の最も低い位置がゲート電極ＧＬの上面よりも低い領域に位置している場合に比べてライナー絶縁膜６が突合わせ部においてより平坦に形成され、その内部にボイドが形成されにくくなる。
また、図２５を用いて説明したように、サイドウォールＳＷを形成するエッチング工程によって半導体基板１の上面が一部除去され、凹んだような形状になっているとしても、本実施の形態の半導体装置では、図２に示す第１方向に隣り合うゲート電極間の突合わせ部のライナー絶縁膜６の最も低い上面の高さは、図４に示す第２方向に隣り合うゲート電極間のライナー絶縁膜６の最も低い上面の高さよりも高い領域に位置している。
次に、本実施の形態の半導体装置の製造工程を図面を参照して説明する。図６、図７、図９および図１１〜図１７は、本発明の一実施の形態である半導体装置、例えばＳＲＡＭを有する半導体装置の製造工程中の断面図である。図６（ａ）、図７（ａ）、図９（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）および図１７（ａ）は図２と同じ断面における断面図である。また、図６（ｂ）、図７（ｂ）、図９（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）および図１７（ｂ）は図４と同じ断面における断面図である。図８および図１０は、本発明の一実施の形態である半導体装置、例えばＳＲＡＭを有する半導体装置の製造工程中の平面レイアウトである。
まず、図６（ａ）および図６（ｂ）に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。次に、この半導体基板１を熱酸化してその表面に例えば厚さ１１ｎｍ程度の第１絶縁膜を形成した後、その上層にＣＶＤ法などにより、例えば厚さ９０ｎｍ程度の第２絶縁膜を堆積する。第１絶縁膜は酸化シリコンなどからなり、第２絶縁膜は窒化シリコン膜などからなる。それから、フォトレジストパターン（図示しない）をエッチングマスクとして第２絶縁膜、第１絶縁膜および半導体基板１を順次ドライエッチングすることにより、素子分離形成予定領域の半導体基板１に、例えば深さ３００ｎｍ程度の溝（素子分離用の溝）２ａを形成する。溝２ａは、素子分離用の溝であり、すなわち後述する素子分離領域２形成用の溝である。
続いて、溝２ａの内部（側壁および底部）を含む半導体基板１の主面上に、例えば厚み１０ｎｍ程度の第３絶縁膜を形成する。それから、半導体基板１の主面上（すなわち第３絶縁膜上）に、溝２ａ内を埋めるように、第４絶縁膜をＣＶＤ法などにより形成（堆積）する。
第３絶縁膜は、酸化シリコン膜または酸窒化シリコン膜からなる。第３絶縁膜が酸窒化シリコン膜の場合には、第３絶縁膜形成工程以降の熱処理によって溝２ａの側壁が酸化することによる体積膨張を防止でき、半導体基板１に働く圧縮応力を低減できる効果がある。
第４絶縁膜は、ＨＤＰ−ＣＶＤ（High Density Plasma CVD：高密度プラズマＣＶＤ）法により成膜された酸化シリコン膜、またはＯ３−ＴＥＯＳ酸化膜などである。なお、Ｏ３−ＴＥＯＳ酸化膜とは、Ｏ３（オゾン）およびＴＥＯＳ（Tetraethoxysilane：テトラエトキシシラン、Tetra Ethyl Ortho Silicateともいう）を原料ガス（ソースガス）として用いて熱ＣＶＤ法により形成した酸化シリコン膜である。
それから、半導体基板１を例えば１１５０℃程度で熱処理することにより、溝２ａに埋め込んだ第４絶縁膜を焼き締めた後、第４絶縁膜をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨して第２絶縁膜を露出させ、熱リン酸などを用いたウェットエッチングにより第２絶縁膜を除去した後、ＨＦなどにより溝２ａの外部の第４絶縁膜および第１絶縁膜を除去し、溝２ａの内部に第３絶縁膜、第４絶縁膜を残すことにより、素子分離領域（素子分離）２を形成する。
このようにして、溝２ａ内に埋め込まれた第３絶縁膜、第４絶縁膜からなる素子分離領域２が形成される。本実施の形態では、素子分離領域２は、ＬＯＣＯＳ（Local Oxidization of Silicon）法ではなく、好ましくはＳＴＩ（Shallow Trench Isolation）法により形成される。すなわち、本実施の形態の素子分離領域２は、好ましくは、半導体基板１に形成された素子分離用の溝２ａ内に埋め込まれた絶縁体（ここでは第３絶縁膜、第４絶縁膜）からなる。後述するｎチャネル型ＭＩＳＦＥＴ（すなわちｎチャネル型ＭＩＳＦＥＴを構成するゲート絶縁膜、ゲート電極およびソース・ドレイン用のｎ−型半導体領域およびｎ＋型半導体領域）およびｐチャネル型ＭＩＳＦＥＴ（すなわちｐチャネル型ＭＩＳＦＥＴを構成するゲート絶縁膜、ゲート電極およびソース・ドレイン用のｐ−型半導体領域およびｐ＋型半導体領域）は、素子分離領域２で規定された（囲まれた）活性領域に形成される。
続いて、半導体基板１の主面から所定の深さに渡ってｐウエルＰＷ（図６（ａ）参照）およびｎウエルＮＷ（図６（ｂ）参照）を形成する。ｐウエルＰＷは、ｐチャネル型ＭＩＳＦＥＴ形成予定領域を覆うフォトレジスト膜（図示しない）をイオン注入阻止マスクとして、ｎチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成することができるｐ型半導体領域である。また、ｎウエルＮＷは、ｎチャネル型ＭＩＳＦＥＴ形成予定領域を覆う他のフォトレジスト膜（図示しない）をイオン注入阻止マスクとして、ｐチャネル型ＭＩＳＦＥＴ形成予定領域の半導体基板１に例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによって形成することができるｎ型半導体領域である。ｐウエルＰＷおよびｎウエルＮＷは同時に形成することが出来ないので順に形成するが、どちらを先に形成しても構わない。
次に、図７（ａ）および図７（ｂ）に示すように、例えばフッ酸（ＨＦ）水溶液を用いたウェットエッチングなどにより半導体基板１の表面を清浄化（洗浄）した後、半導体基板１の表面（すなわちｐウエルＰＷおよびｎウエルＮＷの表面）上にゲート絶縁膜３を形成する。ゲート絶縁膜３は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。
続いて、半導体基板１上（すなわちｐウエルＰＷおよびｎウエルＮＷのゲート絶縁膜３上）に、ゲート電極形成用の導体膜として、金属層ＭＧａおよびポリシリコン層ＰＧａを半導体基板１側から順に積層する。金属層ＭＧａはＴｉＮ（窒化チタン）膜などからなり、例えばスパッタリングなどにより半導体基板１上に形成される。ポリシリコン層ＰＧａは、成膜時にはアモルファスシリコン膜であったものを、成膜後（イオン注入後）の熱処理により多結晶シリコン膜に変えることもできる。
次に、図８、図９（ａ）および図９（ｂ）に示すように、金属層ＭＧａ、ポリシリコン層ＰＧａおよびゲート絶縁膜３をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、素子分離領域２を有する半導体基板１の主面を一部露出させる。図８は、半導体装置の製造工程を説明するための平面レイアウトである。図９（ａ）は図８のＡ−Ａ線における断面図であり、図９（ｂ）は図８のＣ−Ｃ線における断面図である。
このパターニングは半導体基板の主面に沿う第１方向に延在するゲート電極を形成するための工程であるが、ここでは図８に示すように、後の工程で形成するゲート電極の一部の側壁のみを形成するものである。すなわち、後の工程で形成されるゲート電極は、平面視において第１方向に延在する側壁と第２方向に沿う側壁からなる矩形の形状を有するものであり、このパターニングでは第２方向に沿う側壁のみを形成する。これにより、半導体基板上に形成されたポリシリコン層ＰＧａから素子分離領域２の上面が複数の箇所において露出する。
ゲート電極は第１方向に並んで複数形成されるので、ゲート電極同士の突合わせ部を示す断面図である図９（ａ）では金属層ＭＧａ、ポリシリコン層ＰＧａおよびゲート絶縁膜３が一部除去されるが、ゲート電極が形成される領域であって第２方向に沿う断面図である図９（ｂ）では金属層ＭＧａ、ポリシリコン層ＰＧａおよびゲート絶縁膜３は除去されない。
次に、図１０、図１１（ａ）および図１１（ｂ）に示すように、金属層ＭＧａ、ポリシリコン層ＰＧａおよびゲート絶縁膜３をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより、金属層ＭＧａおよびポリシリコン層ＰＧａからなるゲート電極Ｇ１〜Ｇ６を形成する。ここでは、各ゲート電極の第１方向に沿う側壁を形成するようにパターニングを行う。この工程で形成された各ゲート電極の第１方向に沿う側壁と、図８、図９（ａ）および図９（ｂ）を用いて説明したパターニング工程により予め形成された各ゲート電極の側壁とにより、第１方向に延在する矩形のゲート電極が第１方向に並んで複数形成される。また、このように第１方向に断続的に形成された複数のゲート電極からなる構成は、第１方向に直交する第２方向に並んで複数形成される。図１０には、この工程により形成されたゲート電極Ｇ１〜Ｇ６および半導体基板の上面に形成され、ゲート電極Ｇ１〜Ｇ６から露出した素子分離領域２、ｐウエルＰＷおよびｎウエルＮＷが示されている。
このとき、ゲート電極Ｇ２およびＧ５の突合わせ部を示し第１方向に沿う断面図である図１１（ａ）では金属層ＭＧａ、ポリシリコン層ＰＧａおよびゲート絶縁膜３は加工されないが、第２方向に層断面図である図１１（ｂ）には、第２方向に並んで形成されたゲート電極Ｇ２、Ｇ１およびＧ６が示されている。
１回のパターニングによりゲート電極を形成する方法も考えられるが、上述したように、本実施の形態では図８、図９（ａ）および図９（ｂ）を用いて説明したパターニング工程と、図１０、図１１（ａ）および図１１（ｂ）を用いて説明したパターニング工程との２回のパターニングを用いている。図８、図９（ａ）および図９（ｂ）を用いて説明したパターニング工程は第１方向に延在し、第１方向に並んで複数形成されるゲート電極同士の間の突合わせ部を形成するための、エンドカットと呼ばれる工程である。ゲート電極の形成を１回のパターニングで一括で行う場合に比べ、エンドカット工程を設けて各ゲート電極の突合わせ部を形成した場合の方が、突合わせ部の金属層ＭＧａ、ポリシリコン層ＰＧａおよびゲート絶縁膜３の除去を精度良く行うことができる。つまり、ゲート電極の形成の際のパターニング工程を複数回に分けてエンドカットを行うことにより、より突合わせ部の間隔が狭いゲート電極を形成することができるため、半導体装置の微細化が容易となる。
なお、本実施の形態では、エンドカット工程を含むゲート電極のパターニングでは、エンドカットを先に行った後にパターニングを行うことでゲート電極Ｇ１〜Ｇ６を形成しているが、これに限られず、先にゲート電極の第１方向に沿う側面を形成し、その後にエンドカットを行ってゲート電極Ｇ１〜Ｇ６を形成しても良い。この場合、まず第１方向に延在する長いパターンを形成した後に、当該パターンを複数のパターンに分離することでゲート電極Ｇ１〜Ｇ６を形成することになる。このとき、第１方向に隣り合うゲート電極同士の間（突合わせ部）の間隔は４０ｎｍ程度とする。
次に、図１２（ａ）および図１２（ｂ）に示すように、ｐウエルＰＷ上のゲート電極の両側のｐウエルＰＷにリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、（一対の）ｎ−型半導体領域（図示しない）を形成する。また、ｎウエルＮＷ上のゲート電極の両側のｎウエルＮＷにホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、（一対の）ｐ−型半導体領域ＰＥを形成する。ｎ−型半導体領域を形成する際はｎ型の不純物がｐ−型半導体領域ＰＥの形成される領域に導入されることを防ぐために、ｐ−型半導体領域ＰＥの形成される領域上にフォトレジスト膜を形成し、逆に、ｐ−型半導体領域を形成する際はｐ型の不純物がｎ−型半導体領域の形成される領域に導入されることを防ぐために、ｎ−型半導体領域の形成される領域上にフォトレジスト膜を形成する。したがってｎ−型半導体領域およびｐ−型半導体領域ＰＥの形成は別工程で行われるが、ｎ−型半導体領域およびｐ−型半導体領域ＰＥの形成工程はどちらを先であっても構わない。なお、図１２（ａ）に示すｐウエルＰＷはゲート電極Ｇ２およびＧ５の直下のチャネル領域であるので、この工程においてｎ型の不純物は導入されず、ｎ−型半導体領域は形成されない。
次に、ゲート電極Ｇ１、Ｇ２、Ｇ５およびＧ６の側壁に、例えば酸化シリコン膜からなるオフセットスペーサ４ａを形成した後、絶縁膜として、酸化シリコン膜４および窒化シリコン膜５を順に積層した積層膜からなるサイドウォール（側壁絶縁膜）ＳＷを形成する。オフセットスペーサ４ａは、半導体基板１上にＣＶＤ法などで形成した酸化シリコン膜をドライエッチング法により一部除去することにより、自己整合的に各ゲート電極の側壁に前記酸化シリコン膜を残すことで形成する。サイドウォールＳＷは、例えば、ＣＶＤ法などにより半導体基板１上に酸化シリコン膜４および窒化シリコン膜５を半導体基板１側から順に堆積し、酸化シリコン膜４および窒化シリコン膜５の積層膜をＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
このとき、図１２（ａ）に示すように、ゲート電極Ｇ２およびＧ５の突合わせ部では、各ゲート電極の側壁のサイドウォールＳＷ同士が殆ど接するようにサイドウォールＳＷを形成し、ゲート電極Ｇ２およびＧ５の間のスペースを極力埋め込むようにする。つまり、突合わせ部においてはサイドウォールＳＷにより半導体基板１の上面が完全に覆われていることが望ましく、半導体基板１の上面が露出している場合でも、露出している半導体基板１の面積が極力小さいことが望ましい。突合わせ部において対向するサイドウォールＳＷ同士を近接させるのは、後の工程でサイドウォールＳＷの表面に形成するライナー絶縁膜をサイドウォールＳＷ同士の間で閉塞させるためである。そのため、対向するサイドウォールＳＷ同士が最も近接する箇所の距離は、その箇所に後に形成されるライナー絶縁膜の膜厚の２倍以下の幅を有するものとする。なお、サイドウォールＳＷを形成するエッチング工程により、露出する半導体基板１の上面は表面が一部除去されて凹んだような形状（図２５参照）となり、ゲート電極Ｇ１、Ｇ２、Ｇ５、Ｇ６、オフセットスペーサ４ａおよびサイドウォールＳＷに覆われている半導体基板１の上面に比べて露出する半導体基板１の上面の高さが低くなることが考えられる。ただし、図１２（ｂ）〜図１７（ｂ）では、半導体基板１の主面が一部除去されて凹んでいる形状は示していない。
次に、図１３（ａ）および図１３（ｂ）に示すように、ｎ＋型半導体領域である拡散層（図示しない）を、例えば、ゲート電極およびサイドウォールＳＷの両側のｐウエルＰＷ（図示しない）にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより形成する。また、ｐ＋型半導体領域である拡散層ＰＳを、例えば、ゲート電極Ｇ１、Ｇ２およびＧ６およびそれらの側壁のサイドウォールＳＷの両側のｎウエルＮＷにホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより形成する。ｎ＋型の拡散層を先に形成しても、あるいはｐ＋型の拡散層ＰＳを先に形成しても良い。イオン注入後、導入した不純物の活性化のためのアニール処理を、例えば１０５０℃程度で５秒程度の熱処理（スパイクアニール処理）にて行うこともできる。ｎ＋型の拡散層の深さ（接合深さ）は、ｎ−型半導体領域の深さ（接合深さ）よりも深く、ｐ＋型の拡散層ＰＳの深さ（接合深さ）は、ｐ−型半導体領域ＰＥの深さ（接合深さ）よりも深く形成する。
ｎ＋型の拡散層の不純物濃度はｎ−型半導体領域の不純物濃度よりも高く、ｐ＋型の拡散層ＰＳの不純物濃度は、ｐ−型半導体領域ＰＥの不純物濃度よりも高くする。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ＋型の拡散層およびｎ−型半導体領域により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ＋型の拡散層ＰＳおよびｐ−型半導体領域ＰＥにより形成される。つまり、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域は、ＬＤＤ（Lightly doped Drain）構造を有している。ｎ−型半導体領域およびｐ−型半導体領域ＰＥはゲート電極Ｇ１、Ｇ２およびＧ６に対して自己整合的に形成され、ｎ＋型の拡散層およびｐ＋型の拡散層ＰＳは、ゲート電極Ｇ１、Ｇ２およびＧ６のそれぞれの側壁に形成されたサイドウォールＳＷに対して自己整合的に形成される。
なお、図１３（ａ）に示すｐウエルＰＷはゲート電極Ｇ２およびＧ５の直下のチャネル領域であるので、この工程においてｎ型の不純物は導入されず、ｎ＋型の拡散層は形成されない。また、図１３（ｂ）に示すように、ゲート電極Ｇ１およびＧ２の間の領域に形成された拡散層ＰＳおよびｐ−型半導体領域ＰＥはソース領域Ｓ３を構成し、ゲート電極Ｇ１およびＧ６の間の領域に形成された拡散層ＰＳおよびｐ−型半導体領域ＰＥはドレイン領域Ｄ３を構成している。
このようにして、ｐウエルＰＷ上に、電界効果トランジスタとしてｎチャネル型のＭＩＳＦＥＴＱ２（図１参照）が形成される。また、ｎウエルＮＷ上に、ゲート電極Ｇ１と、ゲート電極Ｇ１の両側のソース領域Ｓ３およびドレイン領域Ｄ３とを有する電界効果トランジスタであるｐチャネル型のＭＩＳＦＥＴＱ３が形成される。
その後、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極Ｇ１、Ｇ２、Ｇ５、Ｇ６、ｎ＋型の拡散層（図示しない）および拡散層ＰＳのそれぞれの上面に、低抵抗のシリサイド層ＮＳを形成する。シリサイド層ＮＳを形成する方法としては、まず各ゲート電極を含む半導体基板１の主面（全面）上に金属膜を、例えばスパッタリング法を用いて形成（堆積）する。金属膜は例えばＮｉ（ニッケル）−Ｐｔ（白金）合金膜（ＮｉとＰｔの合金膜）からなるものである。
このようにして金属膜を形成した後、不活性ガスまたは窒素ガス雰囲気中でＲＴＡ（Rapid Thermal Anneal）法を用いて半導体基板１を熱処理することで、金属膜と接しているシリコン膜と金属膜とを選択的に反応させて、金属・半導体反応層であるシリサイド層ＮＳを形成する。続いて、ウェット洗浄処理を行うことにより、未反応の金属膜を除去した後、二度目の熱処理を行うことで、シリサイド層ＮＳの焼きしめをする。
次に、図１４（ａ）および図１４（ｂ）に示すように、半導体基板１の主面上にライナー絶縁膜６を形成する。すなわち、ゲート電極Ｇ１、Ｇ２、Ｇ５およびＧ６を覆うように、シリサイド層ＮＳを含む半導体基板１上に、例えば窒化シリコン膜からなるライナー絶縁膜６を形成する。ライナー絶縁膜６は、例えば成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法などにより形成することができる。
このとき、図１４（ｂ）に示すように、第２方向におけるゲート電極Ｇ１、Ｇ２間またはゲート電極Ｇ１、Ｇ６間の距離は図１４（ａ）に示す第１方向におけるゲート電極Ｇ２、Ｇ５間の距離に比べて長く、サイドウォールＳＷの側壁に形成されたライナー絶縁膜６の膜厚の２倍の長さよりも長い間隔を有している。このため、第２方向に隣り合うゲート電極間の対向するサイドウォールＳＷの側面のライナー絶縁膜６同士が互いに接触することはなく、ライナー絶縁膜６によってサイドウォールＳＷ同士の間が閉塞することはない。また、第２方向に隣り合うゲート電極間のサイドウォールＳＷから露出する半導体基板１の上面の直上のライナー絶縁膜６は突合わせ部よりも広い領域に、半導体基板１の主面に沿うように形成される。
これに対し、図１４（ａ）に示すゲート電極Ｇ２およびＧ５の間の突合わせ部では、半導体基板１が殆ど露出しておらず、サイドウォールＳＷ同士の間の距離がサイドウォールＳＷの側壁に形成されるライナー絶縁膜６の膜厚の２倍の距離以下の間隔であるため、サイドウォールＳＷ同士の間ではそれらの側壁のライナー絶縁膜６が接触している。すなわち、突合わせ部ではライナー絶縁膜６は平坦な半導体基板１の上面の広い領域に半導体基板１の上面に沿って形成されるのではなく、対向して近接するサイドウォールＳＷ同士の間の狭い領域に埋め込まれるように形成される。したがって、突合わせ部のサイドウォールＳＷ間に形成されるライナー絶縁膜６の上面の高さは、最も低い位置であっても、上述した図１４（ｂ）に示す第２方向におけるゲート電極Ｇ１、Ｇ２間またはゲート電極Ｇ１、Ｇ６間の半導体基板１に沿って形成されたライナー絶縁膜６の上面の高さよりも高くなる。
比較例である半導体装置を示した図２４および図２５を用いて説明したように、ゲート電極の突合わせ部では、対向するサイドウォールＳＷ同士の間の距離がサイドウォールＳＷの側壁に形成されるライナー絶縁膜６ａの膜厚の２倍の値より大きいとき、半導体基板１の主面に形成されたライナー絶縁膜６ａは閉塞しない。そのため、突合わせ部のライナー絶縁膜６ａの上面の最も低い位置での高さは、第２方向に隣り合うゲート電極同士の間のライナー絶縁膜６ａの上面の最も低い位置の高さとほぼ同様の高さになる。または、突合わせ部でのライナー絶縁膜６ａのカバレッジの低下により、突合わせ部のライナー絶縁膜６ａの上面の最も低い位置での高さは、第２方向に隣り合うゲート電極同士の間のライナー絶縁膜６ａの上面の最も低い位置の高さよりも低くなることが考えられる。この場合、突合わせ部ではライナー絶縁膜６ａが半導体基板１の主面に沿って形成され、ゲート電極間の深い溝の下部の狭い領域にライナー絶縁膜６ａが本実施の形態に比べて大きい体積で形成される。
ライナー絶縁膜６ａは図２５に示すような深い狭い溝の下部ではライナー絶縁膜６ａ内にボイドを形成する可能性が高くなる。半導体基板１上に形成された複数のコンタクトプラグ同士の間にボイドが形成されたとき、前記ボイド内にコンタクトプラグを構成する金属部材が形成されると、前記複数のコンタクトプラグ同士がボイド内の金属部材により電気的に接続され、半導体素子が正常に動作しなくなる虞がある。このため、ゲート電極の突合わせ部のような狭い溝では、ライナー絶縁膜内にボイドが形成されることを防ぐため、溝の下部に極力ライナー絶縁膜を形成しないことが望ましい。
これに対し、本実施の形態では、ゲート電極の突合わせ部の対向するサイドウォールＳＷのそれぞれの側壁に形成されたライナー絶縁膜６同士が接触し閉塞するようにサイドウォールＳＷ同士の間隔を狭めることにより、突合わせ部の下部のサイドウォールＳＷ間のスペースを小さくしている。このため、突合わせ部のライナー絶縁膜６の上面の最も低い位置は第２方向に隣り合うゲート電極同士の間の半導体基板１の主面に形成されたライナー絶縁膜６の上面の最も低い位置よりも高くなり、突合わせ部の下部、すなわち半導体基板１の主面の近傍にライナー絶縁膜６が殆ど形成されないようにすることができる。
これにより、本実施の形態では、第１方向に延在するゲート電極同士の端部が対向している突合わせ部において、半導体基板上の絶縁膜内にボイドが発生することを防ぐことができる。したがって、ボイドの発生に起因するコンタクトプラグ同士の間でのショート（短絡）を防ぐことが可能であるため、半導体装置の信頼性を向上し、また、半導体装置の歩留まりを向上させることができる。
次に、図１５（ａ）および図１５（ｂ）に示すように、ライナー絶縁膜６上にライナー絶縁膜６よりも厚い層間絶縁膜７を形成する。層間絶縁膜７は例えば酸化シリコン膜などからなり、ＴＥＯＳを用いて成膜温度４５０℃程度のプラズマＣＶＤ法などにより形成することができる。その後、層間絶縁膜７の表面をＣＭＰ法により研磨するなどして、層間絶縁膜７の上面を平坦化する。下地段差に起因してライナー絶縁膜６の表面に凹凸形状が形成されていても、層間絶縁膜７の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間膜を得ることができる。
次に、図１６（ａ）および図１６（ｂ）に示すように、層間絶縁膜７上に形成したフォトレジストパターン（図示しない）をエッチングマスクとして用いて、層間絶縁膜７およびライナー絶縁膜６をドライエッチングすることにより、ライナー絶縁膜６および層間絶縁膜７にコンタクトホール（貫通孔、孔）７ａを形成する。この際、まずライナー絶縁膜６に比較して層間絶縁膜７がエッチングされやすい条件で層間絶縁膜７のドライエッチングを行い、ライナー絶縁膜６をエッチングストッパ膜として機能させることで、層間絶縁膜７にコンタクトホール７ａを形成してから、層間絶縁膜７に比較してライナー絶縁膜６がエッチングされやすい条件でコンタクトホール７ａの底部のライナー絶縁膜６をドライエッチングして除去する。コンタクトホール７ａの底部では、半導体基板１の主面の一部、例えばｎ＋型の拡散層、拡散層ＰＳ、ゲート電極Ｇ１、Ｇ２、Ｇ５およびＧ６のそれぞれの上部のシリサイド層ＮＳの一部などが露出される。このとき、ゲート電極Ｇ２の側壁であってゲート電極Ｇ１に近い方の側壁のサイドウォールＳＷおよびオフセットスペーサ４ａは除去され、一つのコンタクトホール７ａ内において、ゲート電極Ｇ２およびソース領域Ｓ３が露出される。
次に、コンタクトホール７ａ内に、タングステン（Ｗ）などからなるコンタクトプラグ（接続用導体部、埋め込みプラグ、埋め込み導体部）ＰＬ、Ｐ２を形成する。コンタクトプラグＰＬはドレイン領域Ｄ３が露出しているコンタクトホール７ａ内に形成され、コンタクトプラグＰ２はゲート電極Ｇ２およびソース領域Ｓ３が露出しているコンタクトホール７ａ内に形成される。コンタクトプラグＰＬ、Ｐ２を形成するには、例えば、コンタクトホール７ａの内部（底部および側壁上）を含む層間絶縁膜７上に、成膜温度（基板温度）４５０℃程度のプラズマＣＶＤ法によりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜をＣＶＤ法などによってバリア導体膜上にコンタクトホール７ａを埋めるように形成し、層間絶縁膜７上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、主導体膜およびバリア導体膜からなるコンタクトプラグＰＬ、Ｐ２を形成することができる。ｎ＋型の拡散層、拡散層ＰＳ、ゲート電極Ｇ１、Ｇ５およびＧ６のそれぞれの上に形成されたコンタクトプラグＰＬは、その底部でｎ＋型の拡散層、拡散層ＰＳ、ゲート電極Ｇ１、Ｇ５およびＧ６のそれぞれの表面上のシリサイド層ＮＳと接して、電気的に接続される。
ここで、図１６（ａ）に示す突合わせ部のライナー絶縁膜６内にボイドが形成されている場合、コンタクトホール７ａと繋がって露出した前記ボイド内にコンタクトプラグを構成する金属部材の一部が形成され、ボイド内の金属部材を介してコンタクトプラグと他のコンタクトプラグとがショートする虞がある。しかし本実施の形態の半導体装置では、上述したようにライナー絶縁膜６内にボイドが発生することを防いでいるため、コンタクトプラグ同士がショートすることを防ぐことを可能としている。
なお、図１６（ａ）には示されていないが、ゲート電極Ｇ２、Ｇ５またはそれらの突合わせ部を挟むようにして、ゲート電極Ｇ２、Ｇ５およびそれらの突合わせ部の第２方向の両側にコンタクトプラグが突合わせ部の近傍にそれぞれ配置されている。また、図１６（ａ）および図１６（ｂ）に示されていない領域のゲート電極、ソース・ドレイン領域上にもコンタクトプラグは形成されており、ゲート電極Ｇ１、Ｇ５およびＧ６も、図示されていない他の領域において、それぞれの上部に形成されたコンタクトプラグと電気的に接続されている。
次に、図１７（ａ）および図１７（ｂ）に示すように、コンタクトプラグＰＬ、Ｐ２が埋め込まれた層間絶縁膜７上に、ストッパ絶縁膜８および配線形成用の層間絶縁膜９を順次形成する。ストッパ絶縁膜８は層間絶縁膜９への溝加工の際にエッチングストッパとなる膜であり、層間絶縁膜９に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜８は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、層間絶縁膜９は、例えばプラズマＣＶＤ法により形成される酸化シリコン膜とすることができる。なお、ストッパ絶縁膜８と層間絶縁膜９には次に説明する第１層目の配線が形成される。
続いて、シングルダマシン法により第１層目の配線を形成する。まず、レジストパターン（図示しない）をマスクとしたドライエッチングによって層間絶縁膜９およびストッパ絶縁膜８の所定の領域に配線溝９ａを形成した後、半導体基板１の主面上（すなわち配線溝９ａの底部および内壁を含む層間絶縁膜９上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝９ａの内部を埋め込む。それから、配線溝９ａ以外の領域の銅めっき膜、シード層およびバリア導体膜をＣＭＰ法により除去して、銅を主導電材料とし、銅メッキ膜、シード層およびバリア導体膜からなる第１層目の金属配線Ｍ１を形成する。複数の金属配線Ｍ１は、コンタクトプラグＰＬまたはＰ２を介してｎ＋型の拡散層、拡散層ＰＳ、ゲート電極Ｇ１、Ｇ２、Ｇ５およびＧ６とそれぞれ電気的に接続されている。その後、デュアルダマシン法により金属配線Ｍ１上に第２層目の配線を形成するが、ここでは図示およびその説明は省略する。以上により、本実施の形態の半導体装置が完成する。
本実施の形態では、上述したように、ゲート電極の突合わせ部の対向するサイドウォールＳＷ同士の間隔を狭め、図２５に示す比較例のようにライナー絶縁膜が突合わせ部の下部に形成されることを防ぐことで、ライナー絶縁膜内にボイドが形成されることを防ぎ、前記ボイドを介して複数のコンタクトプラグ同士がショートすることを防ぐことを可能としている。
このとき、ライナー絶縁膜６内にボイドが形成されることをより効果的に防ぐ観点から、突合わせ部におけるライナー絶縁膜６の上面の最も低い位置は、ゲート電極Ｇ２、Ｇ５の上面の高さよりも高い領域に位置していることが望ましい。
なお、本実施の形態ではエンドカットを用いて形成したゲート電極を有するＳＲＡＭについて説明したが、ゲート電極のパターニング工程では、エンドカットを用いず、一回のエッチングにより一括でゲート電極を形成しても良い。本願発明が解決しようとする課題は、ゲート電極同士の間の突合わせ部の間隔が狭ければ、エンドカットを用いない方法でゲート電極を形成していても起こり得るためである。
また、本発明はＳＲＡＭを有する半導体装置に限らず、他の半導体装置にも適用することができる。具体的には、第１方向に延在する二つのゲート電極が、第１方向に隣り合っており、各ゲート電極の突合わせ部の近傍において、突合わせ部を挟んで対向するゲート電極の端部または突合わせ部を挟むように配置され、動作時に電位差が生じる複数のコンタクトプラグを有する半導体装置に適用することができる。
また、本実施の形態では各ゲート電極の側壁にオフセットスペーサを形成する構造について説明したが、オフセットスペーサは形成されていなくても良い。
以下に、本実施の形態の半導体装置の変形例である第１変形例の半導体装置、第２変形例および第３変形例の半導体装置について説明する。
第１変形例の半導体装置は、図１８（ａ）および図１８（ｂ）に示すように、図２に示す半導体装置に比べて、ゲート電極Ｇ２およびＧ５同士の間の突合わせ部に形成された対向するサイドウォールＳＷ間の間隔が広いものである。ここで、第１変形例の図１〜図４に示す半導体装置とほぼ同様の構造を有する半導体装置であり、図１８は図１のＡ−Ａ線と同じ位置における断面図である。図１８（ｂ）は下記の式（２）を説明するための本実施の形態の第１変形例の半導体装置の断面図である。図１８（ｂ）は図１８（ａ）の一部を拡大した図であるが、図１８（ｂ）ではライナー絶縁膜６より上に形成された構造は示していない。
図１８（ａ）および図１８（ｂ）に示すように、ゲート電極の突合わせ部の対向するサイドウォールＳＷ同士の間の間隔は図２に示すサイドウォールＳＷ間の間隔よりも広いが、図１８（ａ）および図１８（ｂ）の半導体装置においても、サイドウォールＳＷの側壁に形成されるライナー絶縁膜６の膜厚の２倍以下の間隔で配置されている点は図２に示す構造と同様である。このため、ライナー絶縁膜６は突合わせ部の下部においてサイドウォールＳＷ同士の間で閉塞しており、第１方向のゲート電極間（突合わせ部）のライナー絶縁膜６の上面の最も低い位置は、第２方向に隣り合うゲート電極間のライナー絶縁膜６の上面の最も低い位置よりも高くなっている。したがって、上述した効果と同様の効果、すなわち突合わせ部のライナー絶縁膜６内にボイドが発生することを防ぐことにより、異なるコンタクトプラグ同士の間でショート不良が起こることを防ぐことができる。
図１８（ｂ）に示す上記の半導体装置の構成を式で表わした場合、以下の式のようになる。
Ｓ２≦２×βｔ （２）
ここで、Ｓ２は突合わせ部において第１方向に隣り合うサイドウォールＳＷ間の距離である。βは第１方向のサイドウォールＳＷの端部であって、ゲート電極またはオフセットスペーサ４ａと接していない方の端部におけるライナー絶縁膜６のカバレッジ（％）であり、ｔはライナー絶縁膜６の膜厚設定である。なお、βｔはサイドウォールＳＷの前記端部に形成されたライナー絶縁膜６の膜厚の値である。式（２）は、サイドウォールＳＷ同士の間の距離Ｓ２がサイドウォールＳＷの前記端部に形成されたライナー絶縁膜６の膜厚の２倍以下であることを示す。したがって式（２）により、図１８（ｂ）に示す半導体装置では、向かい合うサイドウォールＳＷの対向する端部に形成されたライナー絶縁膜６が接触して突合わせ部内において閉塞していることが規定されている。
また、第２変形例の半導体装置は、図１〜図４に示す半導体装置とほぼ同様の構造を有しているが、図１９に示すように、ゲート電極Ｇ２およびＧ５同士の間の突合わせ部のライナー絶縁膜６内に意図的に空隙ＳＰが形成されている点が図２に示す半導体装置と異なる。なお、図１９は図１のＡ−Ａ線と同じ位置における断面図である。
ＭＩＳＦＥＴを有する半導体装置には、電極同士の容量結合による寄生容量が半導体装置の回路スピード（動作速度）を低下させる要因として存在しており、動作速度の向上のため、高集積化により電極パターンが密に配置される近年の半導体装置では、寄生容量の低減が求められている。
これに対し、本実施の形態の第２変形例である図１９に示す半導体装置では、ゲート電極の突合わせ部において対向するサイドウォールＳＷ同士の間に意図的にライナー絶縁膜６に覆われた空隙ＳＰを形成することにより、絶縁膜などが形成されていないスペースを設けている。空隙ＳＰはサイドウォールＳＷ、ライナー絶縁膜６または層間絶縁膜７などよりも低い誘電率を有する領域であるため、空隙ＳＰがゲート電極間に形成されることにより、ゲート電極間の寄生容量を低減することができる。
図１９に示す第２変形例の半導体装置では、図１〜図５（ｂ）を用いて説明した半導体装置の効果に加え、上述したように寄生容量を低減する効果も奏する。なお、空隙ＳＰは比較例を用いて説明したコンタクトプラグ間のショートの原因となるボイドとは異なり、コンタクトホールを形成した状態でもライナー絶縁膜６内により塞がれているため、コンタクトプラグを構成する金属部材が空隙ＳＰ内に形成されることはない。つまり、空隙ＳＰはコンタクトホールが形成される領域には形成されない。
また、第３変形例の半導体装置は、図１〜図４に示す半導体装置とほぼ同様の構造を有しているが、図２０に示すように、ゲート電極Ｇ２およびＧ５同士の間には図２でサイドウォールＳＷを構成していた窒化シリコン膜５が形成されておらず、ゲート電極Ｇ２およびＧ５の側壁にはオフセットスペーサ４ａを介してＬ字型の断面を有する酸化シリコン膜４が形成されている。第３変形例において、図２において窒化シリコン膜５が形成されていた領域には、図２０に示すようにライナー絶縁膜６が形成されている。つまり、突合わせ部には、半導体基板１の上面およびゲート電極Ｇ２、Ｇ５の側壁に沿って酸化シリコン膜４が連続的に形成されており、ライナー絶縁膜６とゲート電極Ｇ２、Ｇ５のそれぞれの側壁との間には酸化シリコン膜４が介在している。なお、図２０は図１のＡ−Ａ線と同じ位置における断面図である。
図２０に示すように、突合わせ部における酸化シリコン膜４同士は半導体基板１の主面と平行に形成された底部の端部同士が殆ど接するように配置されており、対向する酸化シリコン膜４同士の間にはライナー絶縁膜６が埋め込まれている。ゲート電極Ｇ２およびＧ５のそれぞれの側壁に沿って形成された酸化シリコン膜４同士の間の距離は、ゲート電極Ｇ２およびＧ５のそれぞれの側壁に形成されたライナー絶縁膜６の膜厚の２倍以下の値であるため、突合わせ部ではライナー絶縁膜６同士が接触することでゲート電極間の溝を閉塞させている。
この場合、ゲート電極にストレス（応力）を与えるライナー絶縁膜６が図２に示す半導体装置よりもゲート電極Ｇ２またはＧ５に近付くので、ゲート電極Ｇ２またはＧ５のチャネルに与えられるストレスは大きくなる。ＭＩＳＦＥＴは、チャネルの一定の方向にストレスが掛かる程チャネルに電流が流れやすくなる性質を有するため、図２０に示す第３変形例の半導体装置では、図１〜図５（ｂ）を用いて説明した半導体装置の効果に加え、ＭＩＳＦＥＴの動作速度を向上させる効果を奏する。
図２０に示す構造を形成するためには、図１２（ａ）および図１２（ｂ）の工程でサイドウォールＳＷを形成した後に、リン酸などを用いたウェットエッチングにより窒化シリコン膜５を除去し、その後は図１３（ａ）および図１３（ｂ）を用いて説明した工程から図１７（ａ）および図１７（ｂ）を用いて説明した工程を行えば良い。
また、第３変形例の半導体装置において、第２変形例の構造を適用することも可能である。すなわち、図２１に示すように、図２０の半導体装置とほぼ同様の構造を有する半導体装置において、突合わせ部の閉塞しているライナー絶縁膜６の内部に意図的に空隙ＳＰを設けても良い。これにより、上述したようにコンタクトプラグ間のショートを防ぐ効果と、ゲート電極に与えるストレスを増大させてＭＩＳＦＥＴの動作速度を向上する効果とに加えて、第２変形例と同様にゲート電極間の寄生容量を低減し、半導体装置の動作速度を向上させる効果を得ることができる。
（実施の形態２）
前記実施の形態では、図１〜図４に示すように金属膜であるメタルゲート層ＭＧおよびポリシリコン層ＰＧからなるゲート電極Ｇ１〜Ｇ６を有するＳＲＡＭについて説明した。本実施の形態の半導体装置は、図１〜図４に示すＳＲＡＭとほぼ同様の構造を有するが、図２２および図２３に示すように、メタルゲート層を含まず、ポリシリコン層ＰＧのみからなるゲート電極Ｇ１、Ｇ２、Ｇ５およびＧ６を有する点で前記実施の形態１の半導体装置と異なる。なお、図２２は図２と同じ位置における本実施の形態の半導体装置の断面図であり、図２３は図４と同じ位置における本実施の形態の半導体装置の断面図である。
ポリシリコン層ＰＧのみからなるゲート電極Ｇ１、Ｇ２、Ｇ５およびＧ６を有する半導体装置であっても、第１方向に隣り合うゲート電極の間の突合わせ部においてライナー絶縁膜６を閉塞させることにより、ライナー絶縁膜６内にボイドが形成されることを防ぎ、前記実施の形態１と同様の効果を得ることができる。すなわち、前記実施の形態１と同様に、ポリシリコンゲートを有するＳＲＡＭを備えた半導体装置において、上述した第１変形例〜第３変形例を適用することが可能である。
前記実施の形態１、２においては、複数回のパターニングを用い、エンドカットを行ってゲート電極を形成した場合であって、形成したゲート電極同士の間の狭い間隔を有する突合わせ部に本願発明を適用することを記載している。しかし、複数回のパターニングを行わなくても、１回のパターニングによって３０〜５０ｎｍ程度の狭い間隔で突合わせ部形成される場合でも、本願発明を適用することにより上記効果が得られることはいうまでもない。
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、突合わせ部の間隔が狭いゲート電極を有する半導体素子を備えた半導体装置の製造技術に適用して有効である。
１ 半導体基板
２ 素子分離領域
２ａ 溝
３ ゲート絶縁膜
４ 酸化シリコン膜
４ａ オフセットスペーサ
５ 窒化シリコン膜
６ ライナー絶縁膜
６ａ ライナー絶縁膜
７ 層間絶縁膜
７ａ コンタクトホール
８ ストッパ絶縁膜
９ 層間絶縁膜
９ａ 配線溝
ＢＬ１ ビット線
ＢＬ２ ビット線
Ｄ１５ ドレイン領域
Ｄ２６ ドレイン領域
Ｄ３ ドレイン領域
Ｄ４ ドレイン領域
Ｅ１ 第１ノード
Ｅ２ 第２ノード
Ｇ１〜Ｇ６ ゲート電極
ＧＬ、ＧＭ、ＧＮ ゲート電極
Ｍ１ 金属配線
ＭＧ メタルゲート層
ＭＧａ 金属層
ＮＳ シリサイド層
ＮＷ ｎウエル
Ｐ１ コンタクトプラグ
Ｐ２ コンタクトプラグ
ＰＥ ｐ−型半導体領域
ＰＧ ポリシリコン層
ＰＧａ ポリシリコン層
ＰＬ コンタクトプラグ
ＰＳ 拡散層
ＰＷ ｐウエル
Ｑ１〜Ｑ６ ＭＩＳＦＥＴ
Ｓ１〜Ｓ６ ソース領域
ＳＤ ソース・ドレイン領域
ＳＰ 空隙
ＳＷ サイドウォール
Ｖｄｄ 電源電位線
Ｖｓｓ 設置電位線
ＷＬ ワード線

Claims (12)

  1. 半導体基板の主面に沿う第１方向に延在し、前記第１方向に並んで前記半導体基板上に形成された複数のゲート電極と、
    前記半導体基板および前記複数のゲート電極を覆うように形成された第１絶縁膜と、
    前記第１絶縁膜の上面を覆う第２絶縁膜と、
    前記第１方向に隣り合う前記複数のゲート電極同士の間に形成された前記第１絶縁膜の両側のそれぞれの前記第１絶縁膜および前記第２絶縁膜を貫通する複数の貫通孔と、
    前記複数の貫通孔を埋め込み、前記半導体基板に接続された複数のコンタクトプラグと、
    を有し、
    前記第１方向に隣り合う前記複数のゲート電極同士の間に形成された前記第１絶縁膜の上面の最も低い位置は、前記第１方向に直交する第２方向における前記複数のゲート電極の側方であって、前記ゲート電極から露出する前記半導体基板の上面に形成された前記第１絶縁膜の上面の最も低い位置よりも高いことを特徴とする半導体装置。
  2. 前記第１方向に隣り合う前記複数のゲート電極同士の間に形成された前記第１絶縁膜の上面の最も低い位置は、前記複数のゲート電極の上面よりも高い領域に位置していることを特徴とする請求項１記載の半導体装置。
  3. 前記第１方向に隣り合う前記複数のゲート電極の対向する側壁にそれぞれ形成された前記第１絶縁膜同士は互いに接触していることを特徴とする請求項１記載の半導体装置。
  4. 前記第１方向に隣り合う前記複数のゲート電極の間には、前記第１絶縁膜に覆われた空隙が形成されていることを特徴とする請求項１記載の半導体装置。
  5. 前記複数のゲート電極のそれぞれの側壁と、前記第１方向に隣り合う前記複数のゲート電極同士の間に形成された前記第１絶縁膜との間にはサイドウォールが形成されていることを特徴とする請求項１記載の半導体装置。
  6. 前記サイドウォールは前記半導体基板上に順に積層された酸化シリコン膜および窒化シリコン膜を含むことを特徴とする請求項５記載の半導体装置。
  7. 前記複数のゲート電極の側壁と、前記第１方向に隣り合う前記複数のゲート電極同士の間に形成された前記第１絶縁膜との間には酸化シリコン膜を含む第３絶縁膜が介在しており、前記第３絶縁膜は前記複数のゲート電極の側壁および前記半導体基板の上面に沿って連続的に形成されていることを特徴とする請求項１記載の半導体装置。
  8. （ａ）半導体基板の主面に沿う第１方向に延在し、前記第１方向に並ぶ複数のゲート電極を前記半導体基板上にゲート絶縁膜を介して形成する工程、
    （ｂ）前記複数のゲート電極の両側の半導体基板の主面にソース・ドレイン領域を形成する工程、
    （ｃ）前記複数のゲート電極の側壁にサイドウォールを形成する工程、
    （ｄ）前記（ｂ）工程および前記（ｃ）工程の後に、前記半導体基板上に前記複数のゲート電極、前記ソース・ドレイン領域および前記サイドウォールを覆うように第１絶縁膜および第２絶縁膜を前記半導体基板側から順に形成する工程、
    （ｅ）前記第１方向に隣り合う前記複数のゲート電極同士の間の領域の両側に、前記第１絶縁膜および前記第２絶縁膜を貫通する複数の貫通孔を形成した後、前記ソース・ドレイン領域に接続されたコンタクトプラグを前記複数の貫通孔のそれぞれの内側に形成する工程、
    を有し、
    前記第１方向に隣り合う前記複数のゲート電極同士の間の前記第１絶縁膜の上面の最も低い位置は、前記第１方向に直交する第２方向において前記複数のゲート電極および前記サイドウォールから露出する前記半導体基板の上面に形成された前記第１絶縁膜の上面の最も低い位置よりも高いことを特徴とする半導体装置の製造方法。
  9. 前記第１方向に隣り合う前記複数のゲート電極同士の間の前記第１絶縁膜の上面の最も低い位置は、前記複数のゲート電極の上面よりも高い領域に位置していることを特徴とする請求項８記載の半導体装置の製造方法。
  10. 前記（ａ）工程は、
    （ａ１）前記半導体基板上に形成された導電膜を加工し、前記複数のゲート電極の前記第１方向に沿う側壁を形成する工程、
    （ａ２）前記半導体基板上に形成された前記導電膜を加工し、前記複数のゲート電極の前記第２方向に沿う側壁を形成する工程、
    を有することを特徴とする請求項８記載の半導体装置の製造方法。
  11. 前記（ｄ）工程では、前記第１方向に隣り合う前記複数のゲート電極の間において、前記第１絶縁膜に覆われた空隙を形成することを特徴とする請求項８記載の半導体装置の製造方法。
  12. 前記（ｃ）工程では、前記半導体基板側から順に酸化シリコン膜および窒化シリコン膜を形成し、前記酸化シリコン膜および前記窒化シリコン膜を一部除去することで前記複数のゲート電極の側壁に前記酸化シリコン膜および前記窒化シリコン膜を含む前記サイドウォールを形成し、
    前記（ｃ）工程後であって前記（ｄ）工程前に、前記窒化シリコン膜を除去する工程を有することを特徴とする請求項８記載の半導体装置の製造方法。
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