JP2000196017A

JP2000196017A - 半導体装置およびその製造方法

Info

Publication number: JP2000196017A
Application number: JP10369686A
Authority: JP
Inventors: Koji Hashimoto; 孝司橋本; Kenichi Kuroda; 謙一黒田; Shuji Ikeda; 修二池田; Seiji Yoshida; 省史吉田; Shigeya Toyokawa; 滋也豊川
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-12-25
Filing date: 1998-12-25
Publication date: 2000-07-14
Anticipated expiration: 2018-12-25
Also published as: JP4077966B2

Abstract

(57)【要約】【課題】ロジック回路のＭＩＳＦＥＴの高い能を維持
しつつ、ＤＲＡＭメモリセルの選択ＭＩＳＦＥＴのリー
ク電流を低減する。【解決手段】半導体基板１の主面上にキャップ絶縁膜
およびゲート電極１７、その側壁にサイドウォール２１
を形成し、ゲート電極１７上にキャップ絶縁膜が存在す
る状態で半導体基板１を酸化してシリコン酸化膜２２を
形成する。この後キャップ絶縁膜を選択的に除去し、フ
ォトレジスト膜を用いて第２および第３領域Ｂ、Ｃのシ
リコン酸化膜２２をエッチングして第１領域Ａのソース
・ドレイン上にのみシリコン酸化膜２２を残す。この状
態でサイリサイド技術を適用し、第１、第２および第３
領域Ａ、Ｂ、Ｃのゲート電極１７上および第２および第
３領域Ｂ、Ｃのソース・ドレイン上にシリサイド膜２９
を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、汎用の大容量ＤＲＡＭ（Dy
namic Random Access Memory）あるいはＤＲＡＭと高性
能なロジック回路とをワンチップに混載した半導体装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】高性能なロジック回路を実現するために
は、それを構成するＭＩＳＦＥＴ（Metal Insulator Se
miconductor Field Effect Transistor ）の高性能化、
高速化が必要である。また、微細化されたＭＩＳＦＥＴ
においてはサブスレッショルドリークを低減する必要も
ある。このため、微細化されたロジック回路用のＭＩＳ
ＦＥＴでは、いわゆるデュアルゲート構造およびサリサ
イド技術が採用されている。

【０００３】デュアルゲート構造は、たとえば、平成１
０年８月２０日、株式会社プレスジャーナル発行、「月
刊 Semiconductor World」、１９９８年９月号、ｐ７６
〜ｐ８１に記載されているように、ｐチャネル型ＭＩＳ
ＦＥＴ（ＰＭＩＳ）のゲート電極としてｐ⁺ポリシリコ
ンを用い、ｎチャネル型ＭＩＳＦＥＴ（ＮＭＩＳ）のゲ
ート電極としてｎ⁺ポリシリコンを用いる構造である。
このような構造とすることにより、微細化に有利な表面
チャネル型のＭＩＳＦＥＴでＣＭＩＳ構造を構成でき、
サブスレッショルドリークを低減できる。なお、ゲート
電極材料とチャネル不純物のプロファイルとの関係につ
いては、たとえば、昭和６１年２月１０日、株式会社培
風館発行、「超高速ＭＯＳデバイス」、ｐ２６〜ｐ２８
に詳しく記載されている。

【０００４】また、サリサイド技術は、前記「超高速Ｍ
ＯＳデバイス」、ｐ１５４〜ｐ１５７に記載されている
ように、ゲート電極であるポリシリコンの表面とソース
・ドレイン領域（不純物半導体領域あるいは不純物拡散
層）の表面を同時にシリサイド化する技術であり、ゲー
ト電極とソース・ドレイン領域の低抵抗化を図って、Ｍ
ＩＳＦＥＴの応答性能を向上できる。

【０００５】一方、ＤＲＡＭのメモリセルは、たとえば
特開平７−７０８４号公報に記載されているように、半
導体基板の主面上にマトリクス状に配置された複数のワ
ード線と複数のビット線との交点に配置され、１個のメ
モリセル選択用のＭＩＳＦＥＴ（以下選択ＭＩＳＦＥＴ
という）とこれに直列に接続された１個の情報蓄積用の
キャパシタとで構成されている。選択ＭＩＳＦＥＴは、
周囲を素子分離領域で囲まれた活性領域に形成されてお
り、主としてゲート酸化膜、ワード線と一体に構成され
たゲート電極およびソース、ドレインを構成する一対の
半導体領域で構成されている。ビット線は、選択ＭＩＳ
ＦＥＴの上部に配置され、その延在方向に隣接する２個
の選択ＭＩＳＦＥＴによって共有されるソース、ドレイ
ンの一方と電気的に接続されている。キャパシタは、同
じく選択ＭＩＳＦＥＴの上部に配置され、また、ビット
線上部に配置されるいわゆるキャパシタ・オーバー・ビ
ットライン（Capacitor Over Bitline）構造で構成され
る。キャパシタは上記ソース、ドレインの他方と電気的
に接続されている。

【０００６】一般にＤＲＡＭメモリセルの選択ＭＩＳＦ
ＥＴでは、リフレッシュ特性向上の観点からリーク電流
の低減が重視される。このため、リーク電流増加の要因
となるソース・ドレイン領域表面のシリサイド化は行わ
れない。一方、メモリセルの大容量化に伴うワード線長
さの増加、微細化・薄膜化に伴なうゲート電極（ワード
線）断面積の低減から、所定の応答性能を確保するため
にはゲート電極の抵抗率の低減は不可欠である。このた
め、一般のＤＲＡＭでは、ワード線（ゲート電極）材料
としてチタン、タングステン等のシリサイド膜と多結晶
シリコン膜との積層膜、あるいは、タングステン等の金
属膜、ブロッキング膜および多結晶シリコン膜の積層膜
が採用される。これらシリサイド膜あるいはメタル膜に
より抵抗率の低減を図っている。

【０００７】

【発明が解決しようとする課題】ところが、ロジック回
路とＤＲＡＭを１チップに混載するようないわゆるシス
テムＬＳＩに従来技術を適用すれば、以下のような問題
が生じる。

【０００８】すなわち、ＤＲＡＭのメモリセル形成領域
に、ロジック回路用のＭＩＳＦＥＴ形成プロセスで採用
されているサリサイドプロセスを適用すると、メモリセ
ルの選択ＭＩＳＦＥＴのソース・ドレイン領域の表面を
もシリサイド化してしまい、選択ＭＩＳＦＥＴのリーク
電流を増加する要因となる。これはＤＲＡＭのリフレッ
シュ特性を低下させる恐れがあり好ましくない。逆にサ
リサイドプロセスを適用せずＤＲＡＭのリフレッシュ特
性を優先すると、ＭＩＳＦＥＴのゲート電極の抵抗が大
きくなり半導体装置の性能を阻害する。

【０００９】一方、ロジック回路領域に形成されるＭＩ
ＳＦＥＴに、ＤＲＡＭで採用されているゲート電極構造
つまりシリサイド膜あるいはメタル膜と多結晶シリコン
膜との積層構造を採用すると、ゲート電極の抵抗値の問
題は回避でき、また、選択ＭＩＳＦＥＴの耐リーク電流
は維持されるが、構造上ゲート電極上にシリコン窒化膜
等のキャップ絶縁膜を備える必要がある。このような場
合、ロジック回路領域での配線形成プロセスにおいてゲ
ート電極と上層配線とを接続する接続孔の開口プロセス
がキャップ絶縁膜の存在により変更せざるを得ず、レイ
アウトルールの変更、設計変更等の必要を生じて好まし
くない。

【００１０】勿論、ロジック回路とＤＲＡＭを１チップ
に混載するような場合でも、各々に最適なＭＩＳＦＥＴ
形成プロセスを領域を分けて適用する選択はある。しか
し、このような場合には製造工程が増加し、コスト上昇
の観点から採用することは難しい。

【００１１】また、ロジック回路とＤＲＡＭとを１チッ
プに混載する場合のその他の問題点が存在する。すなわ
ち、ゲート電極表面にシリサイド膜が形成され、そのシ
リサイド膜形成後に高い温度の熱工程が介在する場合に
は、シリサイド膜内の金属原子がゲート絶縁膜に拡散
し、ゲート絶縁膜の耐圧を低下させるという問題が存在
する。従来のロジック回路プロセスにおいては、ＭＩＳ
ＦＥＴの形成後、層間絶縁膜および配線形成等の工程が
存在したが、これらの工程では特に高い温度の加熱プロ
セスは存在していなかった。このため、シリサイド膜内
の金属原子のゲート絶縁膜への拡散という問題は生じな
かった。ところが、ロジック回路とＤＲＡＭとを混載す
るプロセスでは、ＭＩＳＦＥＴの形成後にメモリセルの
キャパシタ形成工程が存在し、このキャパシタ形成工程
におけるキャパシタ絶縁膜の形成工程では高い温度の熱
処理を必要とする。特に酸化タンタル膜等高誘電率の金
属酸化膜を適用する場合には高い温度の結晶化工程が介
在する。このような熱処理により前記のような金属原子
の拡散が生じる可能性があり、ＭＩＳＦＥＴのゲート絶
縁膜の耐圧低下の要因となる可能性がある。

【００１２】本発明の目的は、ロジック回路あるいはＤ
ＲＡＭの周辺回路のＭＩＳＦＥＴの高い性能を維持しつ
つ、ＤＲＡＭメモリセルのＭＩＳＦＥＴのリーク電流を
低減し、良好なＤＲＡＭのリフレッシュ特性を実現でき
る技術を提供することにある。

【００１３】また、本発明の目的は、ロジック回路ある
いはＤＲＡＭの周辺回路のＭＩＳＦＥＴとメモリセルの
選択ＭＩＳＦＥＴとに要求される相反する要求を低コス
トで実現できる技術を提供することにある。

【００１４】また、本発明の目的は、ロジック回路ある
いはＤＲＡＭの周辺回路のＭＩＳＦＥＴとメモリセルの
選択ＭＩＳＦＥＴが１チップに混載されている場合にも
良好な信頼性を実現できる技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】（１）本発明の半導体装置の製造方法は、
（ａ）メモリセルの選択ＭＩＳＦＥＴが形成される第１
領域、周辺回路または論理回路の第１チャネル型の第１
ＭＩＳＦＥＴが形成される第２領域および周辺回路また
は論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成
される第３領域を有する半導体基板の主面上に分離領域
を形成する工程、（ｂ）分離領域で囲まれた半導体基板
主面の活性領域にゲート絶縁膜を形成し、半導体基板の
全面にシリコン膜を形成する工程、（ｃ）少なくとも第
１領域のシリコン膜に第１導電型の不純物をイオン注入
する工程、（ｄ）シリコン膜上に第１絶縁膜を形成する
工程、（ｅ）ゲート電極パターンにパターニングされた
第１フォトレジスト膜を第１絶縁膜上に形成する工程、
（ｆ）第１フォトレジスト膜の存在下で第１絶縁膜およ
びシリコン膜をエッチングし、キャップ絶縁膜およびゲ
ート電極を形成する工程、（ｇ）ゲート電極およびキャ
ップ絶縁膜を覆い、第１絶縁膜に対してエッチング選択
比を有する第２絶縁膜を堆積し、異方性エッチングによ
り第２絶縁膜をエッチングしてゲート電極およびキャッ
プ絶縁膜の側壁にサイドウォールを形成する工程、
（ｈ）キャップ絶縁膜およびサイドウォールの存在下で
半導体基板を熱処理し、活性領域の表面に第１絶縁膜に
対してエッチング選択比を有する第３絶縁膜を形成する
工程、（ｉ）第３絶縁膜およびサイドウォールの存在下
でキャップ絶縁膜を選択的に除去する工程、（ｊ）第１
領域を覆う第２フォトレジスト膜を形成し、第２フォト
レジスト膜の存在下でエッチング処理を施し、第２およ
び第３領域の第３絶縁膜を除去する工程、（ｋ）半導体
基板の全面に金属膜を堆積する工程、（ｌ）半導体基板
を熱処理し、第１、第２および第３領域のゲート電極の
表面ならびに第２および第３領域の活性領域の表面に金
属膜を構成する金属のシリサイド膜を形成する工程、
（ｍ）未反応の金属膜を除去する工程、を含むものであ
る。

【００１８】（２）本発明の半導体装置の製造方法は、
前記項（１）記載の半導体装置の製造方法であって、
（ｇ）工程と（ｈ）工程の間に、キャップ絶縁膜および
サイドウォールの存在下で、第２領域にｎ型の導電型を
示す不純物を高濃度にイオン注入し、また、第３領域に
ｐ型の導電型を示す不純物を高濃度にイオン注入する工
程を有するものである。

【００１９】（３）本発明の半導体装置の製造方法は、
前記項（１）記載の半導体装置の製造方法であって、
（ｈ）工程と（ｊ）工程の間に、キャップ絶縁膜または
ゲート電極、サイドウォールおよび第３絶縁膜の存在下
で、第２領域にｎ型の導電型を示す不純物を高濃度にイ
オン注入し、また、第３領域にｐ型の導電型を示す不純
物を高濃度にイオン注入する工程を有するものである。

【００２０】（４）本発明の半導体装置の製造方法は、
前記項（１）〜（３）記載の半導体装置の製造方法であ
って、（ｃ）工程において、同時に第２領域のシリコン
膜にｎ型の導電型を示す不純物をイオン注入し、（ｃ）
工程に前後して、第３領域のシリコン膜にｐ型の導電型
を示す不純物をイオン注入する工程を有するものであ
る。

【００２１】（５）本発明の半導体装置の製造方法は、
前記項（３）記載の半導体装置の製造方法であって、イ
オン注入により、第２領域のゲート電極にｎ型の導電型
を示す不純物を導入し、または、第３領域のゲート電極
にｐ型の導電型を示す不純物を導入するものである。

【００２２】（６）本発明の半導体装置の製造方法は、
前記項（１）〜（５）の何れか一項に記載の半導体装置
の製造方法であって、（ｂ）工程におけるシリコン膜は
アモルファスシリコン膜であり、アモルファスシリコン
膜への不純物の導入後に熱処理を施し、シリコン膜を結
晶化するものである。

【００２３】（７）本発明の半導体装置の製造方法は、
（ａ）メモリセルの選択ＭＩＳＦＥＴが形成される第１
領域、周辺回路または論理回路の第１チャネル型の第１
ＭＩＳＦＥＴが形成される第２領域および周辺回路また
は論理回路の第２チャネル型の第２ＭＩＳＦＥＴが形成
される第３領域を有する半導体基板の主面上に分離領域
を形成する工程、（ｂ）分離領域で囲まれた半導体基板
主面の活性領域にゲート絶縁膜を形成し、半導体基板の
全面に第１シリコン膜を堆積する工程、（ｃ）第１およ
び第２領域の第１シリコン膜に第１導電型の不純物をイ
オン注入し、第３領域の第１シリコン膜に第２導電型の
不純物をイオン注入する工程、（ｄ）第１シリコン膜上
に、第１導電型の不純物を含む第２シリコン膜を形成す
る工程、（ｅ）第２シリコン膜上に第１絶縁膜を堆積す
る工程、（ｆ）ゲート電極のパターンにパターニングさ
れた第１フォトレジスト膜を第１絶縁膜上に形成する工
程、（ｇ）第１フォトレジスト膜の存在下で第１絶縁
膜、第１および第２シリコン膜をエッチングし、第１絶
縁膜からなるキャップ絶縁膜および第１および第２シリ
コン膜からなるゲート電極を形成する工程、（ｈ）ゲー
ト電極およびキャップ絶縁膜を覆い、第１絶縁膜に対し
てエッチング選択比を有する第２絶縁膜を堆積し、異方
性エッチングにより第２絶縁膜をエッチングしてゲート
電極およびキャップ絶縁膜の側壁にサイドウォールを形
成する工程、（ｉ）キャップ絶縁膜およびサイドウォー
ルの存在下で半導体基板を熱処理し、分離領域に囲まれ
た活性領域の表面に第１絶縁膜に対してエッチング選択
比を有する第３絶縁膜を形成する工程、（ｊ）第３絶縁
膜およびサイドウォールの存在下でキャップ絶縁膜を選
択的に除去する工程、（ｋ）ゲート電極、サイドウォー
ルおよび第３絶縁膜の存在下で、第２領域に第１導電型
の不純物を高濃度にイオン注入し、また、第３領域に第
２導電型の不純物を高濃度にイオン注入する工程、
（ｌ）第１領域を覆う第２フォトレジスト膜を形成し、
第２フォトレジスト膜の存在下でエッチング処理を施
し、第２および第３領域の第３絶縁膜を除去する工程、
（ｍ）半導体基板の全面に金属膜を堆積する工程、
（ｎ）半導体基板を熱処理し、第１、第２および第３領
域のゲート電極の表面ならびに第２および第３領域の活
性領域の表面に金属膜を構成する金属のシリサイド膜を
形成する工程、（ｏ）未反応の金属膜を選択的に除去す
る工程、を含むものである。

【００２４】（８）本発明の半導体装置の製造方法は、
前記項（７）記載の半導体装置の製造方法であって、
（ｂ）工程における第１シリコン膜はアモルファスシリ
コン膜であり、アモルファスシリコン膜への不純物の導
入後であって第２シリコン膜の形成前に熱処理を施し、
第１シリコン膜を結晶化するものである。

【００２５】（９）本発明の半導体装置の製造方法は、
前記項（７）または（８）記載の半導体装置の製造方法
であって、第１シリコン膜の形成後に、第１シリコン膜
の表面に自然酸化膜を形成するものである。

【００２６】（１０）本発明の半導体装置の製造方法
は、（ａ）半導体基板の主面上にゲート絶縁膜および多
結晶または非晶質のシリコン膜を順次形成する工程、
（ｂ）シリコン膜上に第１絶縁膜を堆積する工程、
（ｃ）第１絶縁膜上にゲート電極パターンにパターニン
グされたフォトレジスト膜を形成し、フォトレジスト膜
の存在下で第１絶縁膜およびシリコン膜をエッチング
し、ゲート電極およびゲート電極上のキャップ絶縁膜を
形成する工程、（ｄ）半導体基板の全面に第１絶縁膜に
対してエッチング選択比を有する第２絶縁膜を堆積し、
第２絶縁膜を異方性エッチングすることによりキャップ
絶縁膜およびゲート電極の側壁にサイドウォールを形成
する工程、（ｅ）キャップ絶縁膜およびサイドウォール
の存在下で半導体基板に熱処理を施し、分離領域に囲ま
れた活性領域の表面に第１絶縁膜に対してエッチング選
択比を有する第３絶縁膜を形成する工程、（ｆ）第３絶
縁膜およびサイドウォールの存在下でキャップ絶縁膜を
選択的に除去する工程、（ｇ）半導体基板の全面に金属
膜を堆積する工程、（ｈ）半導体基板を熱処理し、ゲー
ト電極の表面に金属膜を構成する金属のシリサイド膜を
形成する工程、（ｉ）未反応の金属膜を除去する工程、
を含むものである。

【００２７】（１１）本発明の半導体装置の製造方法
は、前記項（１）〜（１０）の何れか一項に記載の半導
体装置の製造方法であって、第１絶縁膜はシリコン窒化
膜であり、第２および第３絶縁膜はシリコン酸化膜であ
るものである。

【００２８】（１２）本発明の半導体装置の製造方法
は、（ａ）半導体基板の主面上にゲート絶縁膜を介して
ゲート電極を形成し、ゲート電極の両側の半導体基板の
主面に不純物半導体領域を形成する工程、（ｂ）ゲート
電極および不純物半導体領域を覆う絶縁膜を堆積する工
程、または、ゲート電極および不純物半導体領域の表面
上に選択的に絶縁膜を形成する工程、（ｃ）少なくとも
ゲート電極の一部の領域上に開口を有するフォトレジス
ト膜を形成し、フォトレジスト膜の存在下でゲート電極
上の絶縁膜の全部または一部をエッチングする工程、
（ｄ）フォトレジスト膜を除去し、半導体基板の全面に
金属膜を堆積する工程、（ｅ）半導体基板を熱処理し、
ゲート電極の表面の全部または一部に金属膜を構成する
金属のシリサイド膜を形成する工程、（ｆ）未反応の金
属膜を選択的に除去する工程、を含むものである。

【００２９】（１３）本発明の半導体装置の製造方法
は、前記項（１）〜（１２）の何れか一項に記載の半導
体装置の製造方法であって、金属膜がコバルト膜であ
る。

【００３０】（１４）本発明の半導体装置の製造方法
は、前記項（１）〜（９）の何れか一項に記載の半導体
装置の製造方法であって、さらに、（ａ）選択ＭＩＳＦ
ＥＴならびに第１および第２ＭＩＳＦＥＴを覆う第１層
間絶縁膜を形成し、選択ＭＩＳＦＥＴの一方のソース・
ドレイン領域に接続する第１プラグを第１層間絶縁膜に
形成する工程、（ｂ）第１層間絶縁膜上に、第１プラグ
に接続するビット線を形成する工程、（ｃ）ビット線を
覆う第２層間絶縁膜を形成し、選択ＭＩＳＦＥＴの他方
のソース・ドレイン領域に接続する第２プラグを第１お
よび第２層間絶縁膜に形成する工程、（ｄ）第２層間絶
縁膜上に、第２プラグに接続するメモリセルのキャパシ
タ下部電極を形成する工程、を有するものである。

【００３１】（１５）本発明の半導体装置の製造方法
は、前記項（１４）記載の半導体装置の製造方法であっ
て、（ａ）工程の第１プラグの形成に前後して、第１お
よび第２ＭＩＳＦＥＴのソース・ドレイン領域に接続す
る第３プラグを第１層間絶縁膜に形成する工程を有し、
第１層間絶縁膜の表面と第１および第３プラグの表面と
は、ほぼ同一平面内に形成されるものである。

【００３２】（１６）本発明の半導体装置の製造方法
は、前記項（１５）記載の半導体装置の製造方法であっ
て、第３プラグに接続される配線がビット線と同時に形
成され、配線およびビット線は、他の絶縁膜を介するこ
となく第１層間絶縁膜上に形成されるものである。

【００３３】（１７）本発明の半導体装置の製造方法
は、前記項（１）〜（９）の何れか一項に記載の半導体
装置の製造方法であって、さらに、（ａ）多結晶シリコ
ン膜からなるキャパシタ下部電極を形成する工程、
（ｂ）キャパシタ下部電極上にシリコン窒化膜からなる
キャパシタ絶縁膜を形成する工程、を有するものであ
る。

【００３４】（１８）本発明の半導体装置の製造方法
は、前記項（１７）記載の半導体装置の製造方法であっ
て、さらに、キャパシタ絶縁膜上に窒化チタン膜からな
るプレート電極を形成する工程を有するものである。

【００３５】（１９）本発明の半導体装置は、シリコン
酸化膜からなる分離領域をその主面に有する半導体基板
と、分離領域で囲まれた活性領域上にゲート絶縁膜を介
して形成されたゲート電極、ゲート電極両側の活性領域
に形成された一対の半導体領域を有する第１ＭＩＳＦＥ
Ｔを含む半導体装置であって、第１ＭＩＳＦＥＴのゲー
ト電極の上部にはシリサイド膜が形成され、半導体領域
の表面にはシリコン酸化膜が形成されているものであ
る。

【００３６】（２０）本発明の半導体装置は、前記項
（１９）記載の半導体装置であって、第１ＭＩＳＦＥＴ
のシリコン酸化膜は、活性領域上にのみ選択的に形成さ
れているものである。

【００３７】（２１）本発明の半導体装置は、前記項
（１９）または（２０）記載の半導体装置であって、シ
リサイド膜はコバルトシリサイド膜である。

【００３８】（２２）本発明の半導体装置は、前記項
（１９）〜（２１）の何れか一項に記載の半導体装置で
あって、ゲート電極は２層以上の多結晶シリコン膜で構
成されるものである。

【００３９】（２３）本発明の半導体装置は、前記項
（２２）記載の半導体装置であって、積層された多結晶
シリコン膜間には自然酸化膜が形成されているものであ
る。

【００４０】（２４）本発明の半導体装置は、前記項
（１９）〜（２３）の何れか一項に記載の半導体装置で
あって、第１ＭＩＳＦＥＴの他に第２ＭＩＳＦＥＴを同
一半導体基板内に有し、第２ＭＩＳＦＥＴのゲート電極
の上部および半導体領域の表面にはシリサイド膜が形成
されているものである。

【００４１】（２５）本発明の半導体装置は、前記項
（２４）記載の半導体装置であって、第２ＭＩＳＦＥＴ
はｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥ
Ｔで構成される相補型ＭＩＳＦＥＴ回路を構成し、ｎチ
ャネルＭＩＳＦＥＴのゲート電極はｎ型にドープされ、
ｐチャネルＭＩＳＦＥＴのゲート電極はｐ型にドープさ
れているものである。

【００４２】（２６）本発明の半導体装置は、前記項
（２５）記載の半導体装置であって、第１ＭＩＳＦＥＴ
はＤＲＡＭのメモリセルを構成する選択ＭＩＳＦＥＴで
あり、第２ＭＩＳＦＥＴはＤＲＡＭの周辺回路または論
理回路を構成するＭＩＳＦＥＴであるものである。

【００４３】（２７）本発明の半導体装置は、前記項
（２６）記載の半導体装置であって、第１ＭＩＳＦＥＴ
の一方の半導体領域とメモリセルのビット線とを接続す
る第１プラグが第１層間絶縁膜に形成され、第１層間絶
縁膜の表面に接してビット線が形成されているものであ
る。

【００４４】（２８）本発明の半導体装置は、前記項
（２７）記載の半導体装置であって、ビット線上に第２
層間絶縁膜が形成され、第１および第２層間絶縁膜に、
第１ＭＩＳＦＥＴの他方の半導体装置とメモリセルのキ
ャパシタ株電極とを接続する第２プラグが形成されてい
るものである。

【００４５】（２９）本発明の半導体装置は、前記項
（２６）記載の半導体装置であって、メモリセルのキャ
パシタ絶縁膜がシリコン窒化膜からなるものである。

【００４６】（３０）本発明の半導体装置は、前記項
（２９）記載の半導体装置であって、メモリセルのプレ
ート電極が窒化チタン膜からなるものである。

【００４７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００４８】（実施の形態１）図１は、実施の形態１の
半導体装置のチップ全体を示した平面図である。本実施
の形態の半導体装置は、ＤＲＡＭとＣＰＵ等に代表され
るロジック回路とを１チップに混載したいわゆるシステ
ムＬＳＩである。

【００４９】半導体基板１の主面上には、たとえばメモ
リ素子であるＤＲＡＭ、演算装置であるＣＰＵ、ＣＰＵ
の制御回路ＣＮＴＬ、インターフェース回路ＩＦ、電源
回路ＰＷ等が形成されている。ＤＲＡＭが形成されるＤ
ＲＡＭ領域１ａには、メモリセルがアレイ状に配置され
たメモリアレイＭＡＲＹ、センスアンプＳＡ、ワード線
ドライバＷＤ、ＤＲＡＭの制御回路、入出力回路等が含
まれる。センスアンプＳＡ、ワード線ドライバＷＤ等
は、直接周辺回路としてメモリアレイＭＡＲＹの周辺に
形成され、ＤＲＡＭの制御回路、入出力回路等は間接周
辺回路領域１ｂに形成される。ＣＰＵ、制御回路ＣＮＴ
Ｌ、インターフェース回路ＩＦ、電源回路ＰＷ等は、ロ
ジック回路の例示である。なお、本実施の形態では、ロ
ジック回路の一例としてＣＰＵ等を例示しているが、そ
の他の機能を有する論理回路が形成されていてもよい。
また、ここに例示したロジック回路が半導体装置の機能
上必要でない場合にこれを含まなくてもよいことはいう
までもない。

【００５０】なお、本明細書では、半導体基板１の領域
を以下のように分けて説明する。つまり、メモリアレイ
ＭＡＲＹの形成されている領域（第１領域）とその他の
領域（第２および第３領域）とに分け、説明の便宜上Ｄ
ＲＡＭの周辺回路であるセンスアンプＳＡ、ワード線ド
ライバＷＤ、制御回路、入出力回路等をロジック回路に
含めて考える。すなわちメモリアレイＭＡＲＹの形成さ
れる第１領域以外の領域をロジック回路形成領域とし、
ロジック回路形成領域には、ｎチャネルＭＩＳＦＥＴが
形成されるｎＭＩＳＦＥＴ領域（第２領域）とｐチャネ
ルＭＩＳＦＥＴが形成されるｐＭＩＳＦＥＴ領域（第３
領域）とが含まれる。

【００５１】次に、本実施の形態のＤＲＡＭの製造方法
を図面を用いて工程順に説明する。図２〜図２５および
図２７は、実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【００５２】まず、図２に示すように、ｐ型で比抵抗が
１０Ωcm程度の単結晶シリコンからなる半導体基板１を
用意し、たとえば８５０℃程度でウェット酸化して形成
した膜厚１０nm程度の薄いシリコン酸化膜（図示せず）
およびたとえばＣＶＤ（Chemical Vapor Deposition ）
法で形成した膜厚１４０nm程度のシリコン窒化膜（図示
せず）を半導体基板１上に堆積する。ここでは単結晶シ
リコンの半導体基板１を例示するが、表面に単結晶シリ
コン層を有するＳＯＩ（Silicon On Insulator）基板、
あるいは、表面に多結晶シリコン膜を有するガラス、セ
ラミックス等の誘電体基板であってもよい。

【００５３】次に、フォトレジスト膜（図示せず）をマ
スクにして、溝２が形成される領域の前記シリコン窒化
膜およびシリコン酸化膜をパターニングし、このシリコ
ン窒化膜をマスクとして半導体基板１をドライエッチン
グすることにより、素子分離領域の半導体基板１に深さ
３００〜４００nm程度の溝２を形成する。

【００５４】次に、前記フォトレジスト膜を除去した
後、前記のエッチングによって溝２の内壁に生じたダメ
ージ層を除去するために、たとえば８５０〜９００℃程
度のウェット酸化による薄い（膜厚１０nm程度の）シリ
コン酸化膜３を溝２の内壁に形成し、たとえばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積されたシリコン
酸化膜（図示せず）を３００〜４００nm程度の膜厚で堆
積する。このシリコン酸化膜は、１０００℃程度でドラ
イ酸化によりシンタリング（焼き締め）を行なってもよ
い。

【００５５】次に、このシリコン酸化膜をＣＭＰ法によ
り研磨して溝２以外の領域のシリコン酸化膜を除去し、
溝２の内部にシリコン酸化膜４を残して素子分離領域を
形成する。なお、このＣＭＰ法による研磨の前に、溝２
の領域にシリコン窒化膜を形成して、溝２領域のシリコ
ン酸化膜が過剰に深く研磨されるディッシングを防止す
ることができる。

【００５６】次に、図３に示すように、半導体基板１の
表面に残存しているシリコン酸化膜およびシリコン窒化
膜をたとえば熱リン酸を用いたウェットエッチングで除
去した後、メモリセルを形成する第１領域Ａ（メモリア
レイＭＡＲＹ）の半導体基板１にｎ型不純物、たとえば
Ｐ（リン）をイオン打ち込みしてｎ型半導体領域５を形
成する。次に、第１領域Ａと、ロジック回路（ＤＲＡＭ
の周辺回路を含む）のｎＭＩＳＦＥＴが形成される第２
領域Ｂとにｐ型不純物、たとえばＢ（ホウ素）をイオン
打ち込みしてｐ型ウエル６を形成し、ロジック回路（Ｄ
ＲＡＭの周辺回路を含む）のｐＭＩＳＦＥＴが形成され
る第３領域Ｃにｎ型不純物、たとえばＰ（リン）をイオ
ン打ち込みしてｎ型ウエル７を形成する。ｎ型半導体領
域５は、入出力回路などから半導体基板１を通じてメモ
リアレイのｐ型ウエル６にノイズが侵入するのを防止す
るために形成される。

【００５７】次に、図４に示すように、半導体基板１の
表面をたとえばＨＦ（フッ酸）系の洗浄液を使って洗浄
した後、半導体基板１を８５０℃程度でウェット酸化し
てｐ型ウエル６およびｎ型ウエル７の各表面に膜厚７nm
程度の清浄なゲート酸化膜８を形成する。さらに、シリ
コン膜９を堆積する。シリコン膜９は後にゲート電極の
一部となるものであり、たとえばＣＶＤ法により堆積で
きる。シリコン膜９は、アズデポ状態では非晶質（アモ
ルファス）状態である。なお、特に限定はされないが、
ゲート酸化膜８を形成した後、半導体基板１をＮＯ（酸
化窒素）雰囲気中またはＮ₂Ｏ（亜酸化窒素）雰囲気中
で熱処理することによって、ゲート酸化膜８と半導体基
板１との界面に窒素を偏析させる酸窒化処理を施しても
よい。これにより半導体基板１とゲート酸化膜８との熱
膨張係数差に起因する界面の歪によるホットキャリアの
発生を抑制できる。

【００５８】次に、図５に示すように、シリコン膜９上
に、第３領域Ｃを覆うフォトレジスト膜１０を形成し、
第１領域Ａおよび第２領域Ｂのシリコン膜９にｎ型不純
物、たとえばリンをイオン注入する。これによりｎ型シ
リコン膜１１を形成する。フォトレジスト膜１０を除去
した後、図６に示すように、第１領域Ａおよび第２領域
Ｂ覆うフォトレジスト膜１２を形成し、第３領域Ｃのシ
リコン膜９にｐ型不純物、たとえばボロンをイオン注入
する。これによりｐ型シリコン膜１３を形成する。さら
に、ｎ型およびｐ型シリコン膜１１、１３に、たとえば
ＲＴＡ（RapidThermal Anneal）処理を施し、これを結
晶化する。

【００５９】ｎ型シリコン膜１１は、ｎＭＩＳＦＥＴの
ゲート電極の一部となるものであり、ｐ型シリコン膜１
３は、ｐＭＩＳＦＥＴのゲート電極の一部となるもので
ある。すなわち、本実施の形態の半導体装置はいわゆる
デュアルゲート構造を有するものである。このようにデ
ュアルゲート構造を採用することにより、表面チャネル
型のＭＩＳＦＥＴでＣＭＩＳ（Complementary Metal In
sulator Semiconductor ）構造を構成することができ、
微細化に有利になる。

【００６０】次に、図７に示すように、シリコン膜１４
をたとえばＣＶＤ法により堆積し、全面にｎ型不純物、
たとえばリンをイオン注入する。シリコン膜１４は、ｎ
型およびｐ型シリコン膜１１、１３と同様に後にゲート
電極の一部となるものであり、アズデポ状態では非晶質
（アモルファス）状態である。ｎ型不純物を全面にイオ
ン注入するのは、後に説明するように、第１領域Ａには
後の工程で高濃度のｎ型不純物が注入されないことか
ら、シリコン膜１４がイントリンシックになることを防
止する必要があるためである。なお、シリコン膜１４
は、アズデポ状態でｎ型不純物がドープされたシリコン
膜として堆積されてもよい。また、イオン注入の後にシ
リコン膜１４をＲＴＡ等によりアニール処理をし、結晶
化させてもよいが必須ではない。すなわち、後の熱工程
により自然に結晶化されるため、この段階で結晶化させ
る必要はない。

【００６１】このようにゲート電極となる多結晶シリコ
ン膜を２層で構成することにより、以下のような利点が
ある。

【００６２】第１に、後に説明するように、ソース・ド
レイン領域を構成する高濃度不純物半導体領域を形成す
るためのイオン注入の際に、ゲート電極（ｎ型およびｐ
型シリコン膜１１、１３とシリコン膜１４）の存在下で
イオン注入が行われるが、この不純物のチャネル領域へ
の注入を防ぐことができる。つまり、仮にゲート電極が
単一の多結晶シリコン膜で構成されている場合には、図
８（ａ）に示すように、ゲート電極Ｇの表面から底部
（ゲート絶縁膜Ｉの直上）まで結晶粒界のパスＰが貫通
する場合が生じる。このように貫通するパスＰが存在す
る状況で不純物のイオン注入を行えば、ゲート電極Ｇの
表面に不純物領域ＩＲが形成される他、不純物Ｉｎｐが
半導体基板１に達して半導体基板１の主面にも不純物領
域ＩＲが形成される。通常ゲート電極Ｇの下部はＭＩＳ
ＦＥＴのチャネル領域であるから、このような基板主面
上の不純物領域ＩＲはＭＩＳＦＥＴのしきい値電圧を変
動させる等その性能を著しく阻害する。

【００６３】一方本実施の形態では、図８（ｂ）に示す
ように、ゲート電極Ｇを多結晶シリコン膜の２層構成と
している。このように２層構成とした場合には、上層の
多結晶シリコン膜の粒界は、下層の多結晶シリコン膜に
阻まれてゲート電極Ｇの膜厚方向に貫通することがな
い。つまり、シリコン膜１１、１３の形成後これをアニ
ールして下層の多結晶シリコン膜を形成した後に、改め
てシリコン膜１４を形成するため、上層多結晶シリコン
膜の粒界と下層多結晶シリコン膜の粒界とはその位置が
一致する確率は極めて少ない。このため、ゲート電極Ｇ
を通して結晶粒界が貫通することはほとんどない。この
ような状況でイオン注入を行えば、上層多結晶シリコン
膜の粒界を通して不純物Ｉｎｐが下部に注入されても、
貫通した不純物Ｉｎｐは下層多結晶シリコン膜の表面で
止まり、半導体基板１の主面に達することがない。この
結果ＭＩＳＦＥＴの信頼性を低下させることがない。

【００６４】第２に、ゲート電極を多結晶シリコン膜の
２層構成とすることにより、ゲート電極に蓄えられる内
部応力を低減できる利点がある。すなわち、仮に単一層
でゲート電極を構成した場合には、必要な膜厚を単一層
で実現する必要がある。熱処理による結晶化あるいはそ
の後の熱工程による結晶化が行われた後のゲート電極と
ゲート絶縁膜との界面に蓄積された熱応力は、厚い膜厚
の非晶質シリコン膜から多結晶シリコン膜を形成した場
合、薄い膜厚の場合と比較して大きくなる。本実施の形
態では、薄い膜厚の非晶質シリコン膜から多結晶シリコ
ン膜を形成するため、熱応力が小さく、それら薄い多結
晶シリコン膜を積層していることから、各層毎に応力が
緩和され、総合的な応力は低くすることができる。この
ため、ゲート絶縁膜の絶縁耐圧等を高め、ＭＩＳＦＥＴ
の信頼性を高くすることができる。

【００６５】第３に、後に説明するように、ゲート電極
の表面にはシリサイド膜が形成される。このシリサイド
膜の存在下で熱工程、たとえばメモリセルを構成するキ
ャパシタの絶縁膜の形成等が行われた場合、シリサイド
を構成する金属が拡散することが考えられる。このよう
な拡散金属がゲート絶縁膜に達した場合には、ゲート絶
縁膜の耐圧を低下させ、ＭＩＳＦＥＴの信頼性を低下さ
せる恐れがある。しかし、本実施の形態では、ゲート電
極を２層構成とするため、上層多結晶シリコン膜（シリ
コン膜１４）から下層多結晶シリコン膜（シリコン膜１
１、１３）の界面で拡散が阻害され、金属のゲート絶縁
膜への拡散を抑制できる。このような抑制は、拡散が主
に結晶粒界に沿って生じることから、ゲート電極の膜厚
方向での結晶粒界の貫通を阻害している結果の帰結と考
えることも可能である。

【００６６】特に、上層多結晶シリコン膜と下層多結晶
シリコン膜との界面にシリコン酸化膜等が形成されてい
る場合には、金属の拡散が有効に抑制できる。すなわ
ち、このシリコン酸化膜に拡散金属がトラップされ、下
層多結晶シリコン膜（シリコン膜１１、１３）に拡散し
難くなるからである。このようなシリコン酸化膜は、あ
まりに厚すぎるとゲート電極の電気的特性を損なうた
め、自然酸化膜程度の膜厚のシリコン酸化膜が好まし
い。このような自然酸化膜（シリコン酸化膜）は、シリ
コン膜１１、１３の形成後に、たとえば基板を大気雰囲
気に暴露することにより形成することができる。その
後、シリコン膜１４を上記の通り形成すればよい。な
お、自然酸化膜に限らず、積極的に薄いシリコン酸化膜
を形成してもよいことはいうまでもない。また、大気雰
囲気の暴露ではなく、反応室中での酸素等酸性ガスに暴
露する方法でもかまわない。

【００６７】なお、上記した方法では、シリコン膜１
１、１３をまず非晶質シリコン膜として堆積し、その後
ＲＴＡ等でアニール処理しているが、アズデポ状態で多
結晶シリコン膜となるように被膜堆積を行ってもよい。
また、アニール処理はＲＴＡに限らずハーネス等炉内で
の半導体基板１の熱処理を施してもよい。

【００６８】次に、図９に示すように、半導体基板１の
全面にシリコン窒化膜１５（第１絶縁膜）を形成する。
シリコン窒化膜１５はＣＶＤ法またはスパッタ法により
形成でき、後に説明する活性領域表面の酸化処理の際
に、シリコン膜１４（ゲート電極）表面の酸化を抑制す
る作用をする。

【００６９】次に、図１０に示すように、ゲート電極パ
ターンにパターニングされたフォトレジスト膜１６をシ
リコン窒化膜１５上に形成し、このフォトレジスト膜１
６の存在下でエッチング処理を施す。すなわち、フォト
レジスト膜１６をマスクとしてシリコン窒化膜１５、シ
リコン膜１４およびシリコン膜１１、１３をエッチング
する。このようにしてシリコン膜１４およびシリコン膜
１１、１３からなるゲート電極１７とゲート電極１７上
のキャップ絶縁膜１８を形成する。なお、フォトレジス
ト膜１６をマスクとするエッチングによりシリコン窒化
膜１５をパターニングし、フォトレジスト膜１６を除去
した後に、パターニングされたシリコン窒化膜１５をマ
スクとしてシリコン膜１４およびシリコン膜１１、１３
をエッチングしてもよい。

【００７０】第１領域Ａ（メモリセル形成領域）のゲー
ト電極１７は、選択ＭＩＳＦＥＴの一部を構成し、活性
領域以外の領域ではワード線ＷＬとして使用される。こ
のゲート電極１７（ワード線ＷＬ）の幅、すなわちゲー
ト長は、選択ＭＩＳＦＥＴの短チャネル効果を抑制し
て、しきい値電圧を一定値以上に確保できる許容範囲内
の最小寸法で構成される。また、隣接するゲート電極１
７（ワード線ＷＬ）同士の間隔は、フォトリソグラフィ
の解像限界で決まる最小寸法で構成される。第２領域Ｂ
のゲート電極１７は、ＤＲＡＭの周辺回路を含むロジッ
ク回路のｎチャネル型ＭＩＳＦＥＴの一部を構成し、第
３領域Ｃのゲート電極１７は、ＤＲＡＭの周辺回路を含
むロジック回路のｐチャネル型ＭＩＳＦＥＴの一部を構
成する。

【００７１】ゲート電極１７は、前記したとおり、ｎ型
またはｐ型の不純物がドープされたシリコン膜１１、１
３と、ｎ型の不純物がドープされたシリコン膜１４との
積層膜で構成される。第１領域Ａおよび第２領域Ｂにお
いてはｎ型のシリコン膜１１とｎ型のシリコン膜１４の
積層膜であり、第３領域Ｃにおいてはｐ型のシリコン膜
１３とｎ型のシリコン膜１４の積層膜である。この段階
では前記の通りの積層構成であるが、後に説明するよう
に第２領域Ｂおよび第３領域Ｃにおいてはさらに高濃度
の不純物がドープされ、特に第３領域Ｃでは、上層のシ
リコン膜１４の不純物構成がｎ型からｐ型に転換され
る。

【００７２】なお、シリコン膜１１、１３とシリコン膜
１４の膜厚は各々１００ｎｍ程度とすることができる。

【００７３】次に、フォトレジスト膜１６を除去した
後、フッ酸などのエッチング液を使って、半導体基板１
の表面に残ったドライエッチング残渣やフォトレジスト
残渣などを除去する。

【００７４】次に、図１１に示すように、第１領域Ａお
よび第２領域Ｂにｎ型不純物、たとえばＰ（リン）をイ
オン打ち込みしてゲート電極１７の両側のｐ型ウエル６
にｎ^-型半導体領域１９を形成する。さらに、第３領域
Ｃにｐ型不純物、たとえばＢ（ホウ素）をイオン打ち込
みしてゲート電極１７の両側のｎ型ウエル７にｐ^-型半
導体領域２０を形成する。

【００７５】次に、図１２に示すように、半導体基板１
上にＣＶＤ法で膜厚５０〜１００nm程度のシリコン酸化
膜（図示せず）を堆積した後、このシリコン酸化膜を異
方性エッチングすることにより、ゲート電極１７および
キャップ絶縁膜１８の側壁にサイドウォール２１を形成
する。

【００７６】次に、図１３に示すように、半導体基板１
の表面を酸化処理する。この酸化処理では、表面に露出
されたシリコン部分が選択的に酸化されてシリコン酸化
膜２２が形成される。つまり、ゲート電極１７の上面に
はキャップ絶縁膜１８が、側面にはサイドウォール２１
が形成されているため、ゲート電極１７の上面および側
面は酸化されず、また、活性領域以外には分離領域であ
るシリコン酸化膜４が形成されているため、ゲート電極
１７およびサイドウォール２１をその表面に有しない活
性領域、つまりｎ^-型半導体領域１９およびｐ^-型半導
体領域２０の表面が酸化される。このようなシリコン酸
化膜２２は、次に説明するキャップ絶縁膜１８の除去の
際のブロッキング膜として、また、後に説明するサイリ
サイドプロセスの際の所定領域のブロッキング膜として
機能する。なお、シリコン酸化膜２２の膜厚は、後の洗
浄工程での削れ量を考慮し、後に説明するシリサイド用
の金属膜のとの反応をブロッキングするに十分な膜厚
で、できるだけ薄く形成することが好ましい。

【００７７】次に、図１４に示すように、キャップ絶縁
膜１８を除去する。キャップ絶縁膜１８はシリコン窒化
膜からなり、またそれ以外の領域は、シリコン酸化膜２
２で覆われているか、もしくは分離領域であるシリコン
酸化膜４であるため、シリコン酸化膜に対してシリコン
窒化膜が選択的にエッチングされる条件でエッチングを
行うことにより、キャップ絶縁膜１８のみを選択的に除
去できる。エッチングは、たとえば熱リン酸によるウェ
ットエッチングを施すことができる。また、シリコン窒
化膜のエッチング速度がシリコン酸化膜のエッチング速
度よりも高い条件でのドライエッチングを施すこともで
きる。

【００７８】次に、図１５に示すように、第１領域Ａお
よび第３領域Ｃを覆うフォトレジスト膜２３を形成し、
このフォトレジスト膜２３をマスクとして第２領域Ｂに
ｎ型不純物、たとえばＰ（リン）またはＡｓ（ヒ素）を
高濃度にイオン注入する。これにより高濃度のｎ⁺型半
導体領域２４を形成する。ｎ⁺型半導体領域２４とｎ^-
型半導体領域１９とはｎチャネル型ＭＩＳＦＥＴのソー
ス・ドレイン領域として機能し、いわゆるＬＤＤ（Ligh
tly Doped Drain ）を構成する。このとき、同時にゲー
ト電極１７の上層多結晶シリコン膜（シリコン膜１４）
にｎ型不純物が高濃度にドープされ、第２領域Ｂにおけ
るゲート電極１７は、ｎ型多結晶のシリコン膜１１（下
層）と高濃度ｎ型多結晶のシリコン膜１４との積層構成
となる。

【００７９】次に、図１６に示すように、第１領域Ａお
よび第２領域Ｂを覆うフォトレジスト膜２５を形成し、
このフォトレジスト膜２５をマスクとして第３領域Ｃに
ｐ型不純物、たとえばＢ（ボロン）またはを高濃度にイ
オン注入する。これにより高濃度のｐ⁺型半導体領域２
６を形成する。ｐ⁺型半導体領域２６とｐ^-型半導体領
域２０とはｐチャネル型ＭＩＳＦＥＴのソース・ドレイ
ン領域として機能し、いわゆるＬＤＤを構成する。この
とき、同時にゲート電極１７の上層多結晶シリコン膜
（シリコン膜１４）にｐ型不純物が高濃度にドープさ
れ、第３領域Ｃにおけるゲート電極１７の上層多結晶シ
リコン膜は、ｎ型からｐ型に転換される。従って第３領
域Ｃにおけるゲート電極１７は、ｐ型多結晶のシリコン
膜１３（下層）と高濃度ｐ型多結晶のシリコン膜１４と
の積層構成となる。

【００８０】なお、ｎ⁺型半導体領域２４とｐ⁺型半導
体領域２６とを形成するためのイオン注入は、シリコン
酸化膜２２の存在下で行われる。このため、イオン注入
によるノックオンにより、ｎ⁺型半導体領域２４とｐ⁺
型半導体領域２６に若干の酸素原子が導入される。この
酸素原子は、後に説明するシリサイド膜がｎ⁺型半導体
領域２４とｐ⁺型半導体領域２６の表面に形成された場
合、シリサイド膜を構成する金属がコバルト（Ｃｏ）の
場合には有利に働く。すなわち、ｎ⁺型半導体領域２４
およびｐ⁺型半導体領域２６中の酸素は、各領域表面に
シリサイド膜が形成されたときに同時にシリサイド膜内
に取り込まれるが、この酸素原子はシリサイド膜内の物
質移動を阻害する要因として働く。このため、チタンシ
リサイドのように結晶相によって抵抗率が異なり、低抵
抗化のために熱処理等を施して相変化させる必要がある
場合には酸素原子の存在は相変化を阻害し不利に働く
が、コバルトシリサイドの場合には結晶相変化させなく
ても低抵抗であることから相変化する必要がなく、むし
ろコバルトシリサイドの物質移動を阻害することがその
後の熱処理によるシリサイド膜の深化を抑制でき、ｎ⁺
型半導体領域２４およびｐ⁺型半導体領域２６（ソース
・ドレイン領域）の導電率の確保の点からむしろ好まし
い。

【００８１】また、上記イオン注入の際に、ゲート電極
１７が２層の多結晶シリコン膜で構成されているため、
注入イオンがゲート電極１７下のチャネル領域に達しな
いことは前記した通りである。

【００８２】次に、図１７に示すように、第１領域Ａを
覆うフォトレジスト膜２７を形成し、第２領域Ｂと第３
領域Ｃのシリコン酸化膜２２を除去する。このように第
１領域Ａのシリコン酸化膜２２を残存させるのは、次に
説明するサリサイド工程において第１領域Ａのｎ^-型半
導体領域１９表面をシリサイド化させないためである。

【００８３】次に、たとえばフッ酸（ＨＦ）系水溶液に
よる前洗浄を行った後に、図１８に示すように、金属膜
２８を半導体基板１の全面にたとえばスパッタ法または
ＣＶＤ法により堆積する。金属膜２８は、たとえばコバ
ルト（Ｃｏ）膜とし、膜厚は約１０ｎｍとする。

【００８４】次に、図１９に示すように、金属膜２８と
シリコンとのシリサイド化反応を生じさせるためのアニ
ール処理を行い、金属シリサイド膜２９（コバルトシリ
サイド膜）を形成する。その後未反応の金属膜２８を選
択的に除去する。未反応金属膜の選択的な除去は、たと
えば塩酸（ＨＣｌ）および過酸化水素水（Ｈ₂Ｏ₂）の
混合液を用いたエッチングにより行うことができる。

【００８５】シリサイド化反応は、金属膜２８とシリコ
ンが接触している部分で生じることから、シリコン酸化
膜で覆われていない部分、つまりゲート電極１７の上
面、第２領域Ｂおよび第３領域Ｃのｎ⁺型半導体領域２
４およびｐ⁺型半導体領域２６の上面で発生する。従っ
てシリコン酸化膜２２で覆われている第１領域Ａ（メモ
リセル形成領域）のｎ^-型半導体領域１９上にはシリサ
イド膜は形成されない。

【００８６】このように、第１領域Ａ（メモリセル形成
領域）のｎ^-型半導体領域１９上にシリサイド膜が形成
されないことにより、メモリセル選択用の選択ＭＩＳＦ
ＥＴのリーク電流を低減できる。これによりメモリセル
のリフレッシュ特性を良好に維持できる。また、第２領
域Ｂおよび第３領域Ｃにおけるゲート電極１７表面とソ
ース・ドレイン領域表面の両方を同時にシリサイド化す
るいわゆるサイリサイド技術を適用できるため工程を簡
略化できるとともに、第１領域Ａ、第２領域Ｂ、第３領
域Ｃの全ての領域においてゲート電極１７の表面をシリ
サイド化することができ、簡易な工程でゲート電極１７
を低抵抗化でき、半導体装置の性能を高く維持すること
ができる。

【００８７】次に、図２０に示すように、自己整合用の
シリコン窒化膜３０および層間絶縁膜３１を形成し、さ
らに第１領域Ａに多結晶シリコン膜からなるプラグ３２
を、第２領域Ｂおよび第３領域Ｃに金属膜からなるプラ
グ３３を形成する。

【００８８】シリコン窒化膜３０は、たとえばＣＶＤ法
により堆積できる。層間絶縁膜３１の形成は、半導体基
板１上に膜厚３００nm程度のＳＯＧ（Spin On Glass ）
膜をスピン塗布した後、半導体基板１を熱処理してこれ
をシンタリング（焼き締め）し、ＳＯＧ膜の上部に膜厚
６００nm程度のシリコン酸化膜を堆積した後、このシリ
コン酸化膜をＣＭＰ法で研磨してその表面を平坦化する
ことにより形成できる。さらに、ＣＭＰ法で研磨された
ときに生じた表面の微細な傷を補修するため、このシリ
コン酸化膜の上部に膜厚１００nm程度のシリコン酸化膜
を堆積してもよい。シリコン酸化膜は、たとえばオゾン
（Ｏ₃）とテトラエトキシシラン（ＴＥＯＳ）とをソー
スガスに用いたプラズマＣＶＤ法で堆積する。

【００８９】プラグ３２の形成は、プラグ３２が形成さ
れる領域に開口を有するフォトレジスト膜をマスクとし
て、層間絶縁膜３１に接続孔を形成し、その後、この接
続孔を埋め込むｎ型不純物（たとえばＰ（リン））がド
ープされた多結晶シリコン膜をたとえばＣＶＤ法により
堆積し、接続孔以外の領域の多結晶シリコン膜を除去し
て形成できる。多結晶シリコン膜の除去にはＣＭＰ法、
またはエッチバック法を用いることができる。なお、接
続孔の開口には、シリコン窒化膜３０を用いた２段階エ
ッチング法を用いることができる。つまり、層間絶縁膜
３１であるシリコン酸化膜がエッチングされやすい条件
で行う第１段階のエッチングの後に、シリコン窒化膜が
エッチングされやすい第２段階のエッチングを適用でき
る。このようにエッチングを２段階で行うことにより、
半導体基板１の表面（特に分離領域であるシリコン酸化
膜４）の過剰なエッチングが抑制できる。

【００９０】なお、この段階では、後に説明するビット
線に接続するプラグ３２を形成し、キャパシタに接続す
るためのプラグの形成は行わない。このように、キャパ
シタに接続するプラグを後に形成することにより、層間
絶縁膜を１層省略することができる。これは、工程を簡
略化するのみならず、メモリセル領域の標高が省略する
絶縁膜の膜厚分だけ低く形成できることとなる。つま
り、仮にこの段階でビット線に接続するプラグ３２とと
もにキャパシタに接続するプラグをも形成すると、両プ
ラグの電気的絶縁性を実現するために絶縁膜を形成し、
その絶縁膜上にビット線接続孔を介してプラグ３２に接
続されるビット線を形成することが必要になる。すなわ
ちプラグ３２とキャパシタに接続するプラグとを絶縁す
る絶縁膜が不可欠となる。ところが、本実施の形態で
は、このような絶縁膜は必要でなく、工程簡略化および
素子の低層化を実現できる。

【００９１】プラグ３３の形成は、プラグ３３が形成さ
れる領域に開口を有するフォトレジスト膜をマスクとし
て、層間絶縁膜３１に接続孔を形成し、その後、この接
続孔を埋め込む窒化チタン膜およびタングステン膜をた
とえばスパッタ法あるいはＣＶＤ法により堆積し、接続
孔以外の領域の窒化チタン膜およびタングステン膜を除
去して形成できる。窒化チタン膜は半導体基板１（シリ
サイド膜２９）とタングステン膜との反応を抑制するバ
リア層として機能する。窒化チタン膜およびタングステ
ン膜の除去にはＣＭＰ法を用いることができる。なお、
接続孔の開口には、プラグ３２の場合と同様に２段階エ
ッチング法を用いることができる。

【００９２】次に、図２１に示すように、第１領域Ａに
ビット線ＢＬを、第２領域Ｂおよび第３領域Ｃに第１層
配線Ｍ１を形成する。ビット線ＢＬおよび第１層配線Ｍ
１は同一の工程で形成される。ビット線ＢＬおよび第１
層配線Ｍ１は、まずシリコン酸化膜３１の上部に膜厚５
０nm程度の窒化チタン膜をたとえばスパッタリング法で
堆積し、さらにその上部に膜厚１５０nm程度のタングス
テン膜をたとえばＣＶＤ法で堆積した後、フォトレジス
ト膜をマスクにしてこれらの膜をパターニングすること
により形成する。窒化チタン膜は、タングステン膜と多
結晶シリコンからなるプラグ３２との間の反応を抑制す
るために形成する。ビット線ＢＬは、隣接するビット線
ＢＬとの間に形成される寄生容量をできるだけ低減して
情報の読み出し速度および書き込み速度を向上させるた
めに、その間隔がその幅よりも長くなるように形成す
る。ビット線ＢＬの間隔はたとえば0.２４μｍ程度と
し、その幅はたとえば0.２２μｍ程度とする。

【００９３】次に、図２２に示すように、層間絶縁膜３
４を形成し、さらに、選択ＭＩＳＦＥＴとキャパシタと
を接続するプラグ３５を形成する。

【００９４】層間絶縁膜３４の一部には、膜厚３００nm
程度のＳＯＧ膜を用いることができる。ＳＯＧ膜は、Ｂ
ＰＳＧ膜に比べてリフロー性が高く、微細な配線間のギ
ャップフィル性に優れているので、微細化されたビット
線ＢＬ同士の隙間を良好に埋め込むことができる。ま
た、ＳＯＧ膜上にたとえばオゾン（Ｏ₃）とテトラエト
キシシラン（ＴＥＯＳ）とをソースガスに用いたプラズ
マＣＶＤ法で堆積したシリコン酸化膜を形成し、これを
ＣＭＰ法により平坦化して層間絶縁膜３４とすることが
できる。これにより、ビット線ＢＬ同士の微細な隙間の
ギャップフィル性が向上すると共に、ビット線ＢＬおよ
び第１層配線Ｍ１上の絶縁膜の平坦化を実現できる。な
お、ＣＭＰ法で研磨されたときに生じた前記シリコン酸
化膜の表面の微細な傷を補修するためにさらにシリコン
酸化膜を形成してもよい。

【００９５】プラグ３５は、プラグ３２と同様に形成で
きる。なお、プラグ３２が形成される接続孔は、層間絶
縁膜３４、３１に開口されるが、前記したとおり、ビッ
ト線ＢＬとプラグ３２との間に絶縁膜が形成されていな
いため、この接続孔の深さを低減でき、工程の難易度を
下げることができる。

【００９６】次に、図２３に示すように、絶縁膜３６を
堆積し、プラグ３５に達する溝３７を絶縁膜３６に形成
する。その後、溝３７の内壁を覆う多結晶シリコン膜３
８を半導体基板１の全面に堆積する。

【００９７】絶縁膜３６は、たとえばシリコン酸化膜と
し、キャパシタの容量を考慮してその膜厚を約１μｍと
する。シリコン酸化膜はたとえばＣＶＤ法により形成で
きる。溝３７は、フォトレジスト膜をマスクとしてエッ
チングにより形成し、多結晶シリコン膜３８は、たとえ
ばＣＶＤ法により形成する。多結晶シリコン膜３８の膜
厚は約７０ｎｍとする。

【００９８】なお、絶縁膜３６の堆積前に薄いシリコン
窒化膜を堆積してもよい。このシリコン窒化膜により溝
３７の形成を２段階のエッチングを用いて行うことがで
き、過剰にエッチングすることなくプラグ３５表面の露
出を均一性よく行うことができる。

【００９９】次に、レジスト膜（図示せず）等で溝３７
内を充填し、溝３７の内部以外の絶縁膜３６上の多結晶
シリコン膜３８をたとえばエッチバック法で除去する。
これにより溝３７内に多結晶シリコン膜３８からなるキ
ャパシタの下部電極３９を形成する。その後、溝３７内
を充填したレジスト膜等を除去する。なお、下部電極３
９の内面に、容量増加のための表面粗化処理を施しても
よい。表面粗化は、粒状シリコン結晶の成長により行う
ことができる。

【０１００】次に、たとえばホスフィン（ＰＨ₃）ガス
を用いたリン処理を行う、これにより下部電極３９にリ
ンをドープする。また、不純物（リン）の活性化を７５
０℃４分の熱処理により行う。その後シリコン窒化膜４
０を堆積する（図２４）。シリコン窒化膜４０はキャパ
シタ絶縁膜として機能し、たとえばランプ加熱式の枚葉
処理装置によるＣＶＤ法（たとえば７３０℃、１０分の
処理条件）により形成できる。シリコン窒化膜４０の膜
厚は約９ｎｍとする。

【０１０１】なお、キャパシタ絶縁膜としては結晶化酸
化タンタル膜（Ｔａ₂Ｏ₅）等の高誘電率金属酸化膜を
用いることもできるが、本実施の形態ではシリコン窒化
膜４０が適当である。すなわち、シリコン窒化膜の形成
温度は、７３０℃程度であり、８００℃以上の処理温度
を必要とする結晶化酸化タンタル膜よりも低温で形成で
きる。このような低温化は、本実施の形態のようにロジ
ック回路を混載した半導体装置に好ましい。つまり、ロ
ジック回路の場合、本実施の形態で既に説明したよう
に、サリサイドプロセスを用いてゲート電極およびソー
ス・ドレイン領域にシリサイド層（シリサイド膜２９）
が形成される。このシリサイド膜２９が存在する状況で
８００℃以上の熱工程に曝すと、シリサイド中のコバル
トの拡散あるいは深い領域へのシリサイドの成長が問題
となる場合がある。これはシリサイド膜２９の耐熱性の
低さとして観測され、ロジック部のＭＩＳＦＥＴの信頼
性、性能の低下の原因となる。ところが、本実施の形態
のようにキャパシタ絶縁膜として低温化形成が可能なシ
リコン窒化膜４０を用いれば、シリサイド膜２９の耐熱
性が問題となることが少ない。

【０１０２】また、本実施の形態のようにデュアルゲー
ト構造の場合にも、キャパシタ絶縁膜としてシリコン窒
化膜４０を用いる効果が大きい。すなわち、デュアルゲ
ート構造の場合にはゲート電極１７としてボロン等ｐ型
不純物がドープされた多結晶シリコン膜を用いるが、高
温プロセスが介在した場合にはこのボロンの拡散が問題
となる場合がある。すなわち、ボロンのゲート絶縁膜あ
るいはチャネル領域への拡散によりＭＩＳＦＥＴのしき
い値電圧がシフトする原因となる。ところが、本実施の
形態では低温化が可能なシリコン窒化膜４０を用いるた
め、ボロンの拡散を抑制でき、前記のような問題の発生
を少なくすることができる。

【０１０３】次に、図２５に示すように、溝３７を埋め
込む窒化チタン膜をシリコン窒化膜４０上に堆積する。
窒化チタン膜は、たとえばＣＶＤ法およびスパッタ法に
より堆積する。すなわち、ＣＶＤ法により約５００℃の
成膜条件で窒化チタン膜を膜厚約３０ｎｍで堆積し、そ
の後スパッタ法により窒化チタン膜を約８０ｎｍの膜厚
で堆積する。このように、窒化チタン膜は５００℃以下
の低温で形成できるため、前記したような高温プロセス
の問題が発生しない。その後、主に第１領域Ａを覆うフ
ォトレジスト膜をマスクとして窒化チタン膜およびシリ
コン窒化膜４０をエッチングし、プレート電極４１（キ
ャパシタ上部電極）を形成する。

【０１０４】なお、プレート電極４１は、窒化チタン膜
に代えて多結晶シリコン膜を用いることが可能である
が、本実施の形態では、窒化チタン膜の方が好ましい。
すなわち、多結晶シリコン膜をプレート電極に用いる場
合は、不純物の活性化処理が必要となり、活性化処理は
一般に７５０℃程度の熱工程となる。このような熱工程
が本実施の形態のようにロジック回路を混載する場合に
好ましくないことは前記の通りである。

【０１０５】また、図２６に示すように、プレート電極
４１として窒化チタン膜を用いた場合と多結晶シリコン
膜を用いた場合とでは、キャパシタの容量値が異なるこ
とを本発明者らは見いだしている。図２６は、本発明者
らの実験検討によるデータを示したグラフであり、プレ
ート電極として窒化チタン膜と多結晶シリコン膜を用い
た場合を比較したデータである。図中のデータ群４２は
プレート電極として窒化チタン膜を用いた場合のデータ
であり、データ群４３はプレート電極として多結晶シリ
コン膜を用いた場合のデータである。白丸はプレート電
極に負電圧を印加した場合の容量値、黒丸はプレート電
極に正電圧を印加した場合の容量値である。データ群４
３（多結晶シリコン膜プレート）の場合は活性化アニー
ル処理の時間についてプロットしている。多結晶シリコ
ン膜プレートの場合は活性化アニール時間が増加するに
従い容量値が大きくなっていることがわかる。一方、窒
化チタン膜プレートの場合は、活性化アニール処理が必
要でないばかりか、多結晶シリコン膜プレートに比較し
て容量値が大きくなる。

【０１０６】このような知見に基づき、容量絶縁膜とし
てシリコン窒化膜を用いる場合には、プレート電極４１
として窒化チタン膜を用いることが有効であることがわ
かる。

【０１０７】次に、図２７に示すように、キャパシタの
上部に膜厚４０nm程度のシリコン酸化膜４４を堆積す
る。シリコン酸化膜４４は、たとえばオゾン（Ｏ₃）と
テトラエトキシシラン（ＴＥＯＳ）とをソースガスに用
いたプラズマＣＶＤ法で堆積する。その後、フォトレジ
スト膜をマスクにしたドライエッチングで第１層配線Ｍ
１の上部の絶縁膜を除去することにより、スルーホール
４５を形成する。その後、スルーホール４５の内部にプ
ラグ４６を形成し、続いてシリコン酸化膜４４の上部に
第２層配線Ｍ２を形成する。プラグ４６は、シリコン酸
化膜４４の上部にスパッタリング法で膜厚１００nm程度
のＴｉＮ膜を堆積し、さらにその上部にＣＶＤ法で膜厚
５００nm程度のＷ膜を堆積した後、これらの膜をエッチ
バックしてスルーホール４５の内部に残すことにより形
成する。第２層配線Ｍ２は、シリコン酸化膜４４の上部
にスパッタリング法で膜厚５０nm程度のＴｉＮ膜、膜厚
５００nm程度のＡｌ（アルミニウム）膜、膜厚５０nm程
度のＴｉ膜を堆積した後、フォトレジスト膜をマスクに
したドライエッチングでこれらの膜をパターニングして
形成する。

【０１０８】その後、層間絶縁膜を介して第３層配線等
の上層配線を形成し、その上部にシリコン酸化膜とシリ
コン窒化膜とで構成されたパッシベーション膜を堆積す
るが、その図示は省略する。以上の工程により、本実施
の形態の半導体装置が略完成する。

【０１０９】なお、第３層配線およびそれに接続するプ
ラグは第２層配線の場合と同様に形成することができ、
層間絶縁膜は、たとえば膜厚３００nm程度のシリコン酸
化膜、膜厚４００nm程度のＳＯＧ膜および膜厚３００nm
程度のシリコン酸化膜で構成できる。シリコン酸化膜
は、たとえばオゾン（Ｏ₃）とテトラエトキシシラン
（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法
で堆積できる。

【０１１０】本実施の形態によれば、最小限の工程追加
（シリコン酸化膜２２の形成）により、第１領域Ａ（メ
モリセル形成領域）のソース・ドレイン領域にはシリサ
イド膜を形成することなく、サリサイドプロセスを適用
してＤＲＡＭ周辺回路を含むロジック領域（第２領域Ｂ
および第３領域Ｃ）のソース・ドレイン領域とゲート電
極の低抵抗化を実現できる。これによりＭＩＳＦＥＴの
性能を損なうことなくＤＲＡＭ領域とロジック領域のプ
ロセスを共通化して工程を簡略化することができる。

【０１１１】また、ゲート電極１７を２層構成とするこ
とにより、イオン注入工程におけるチャネル領域へのイ
オンの注入を防止し、また、キャパシタ形成工程等の熱
工程におけるシリサイド金属のゲート絶縁膜への拡散を
防止できる。さらに、ゲート電極の内部応力を抑制して
ゲート絶縁膜の耐圧を向上できる。

【０１１２】また、ＤＲＡＭキャパシタの絶縁膜として
シリコン窒化膜を用いることにより、キャパシタ絶縁膜
の形成工程を低温化し、シリサイド膜の熱劣化を防止
し、また、デュアルゲートを構成するｐ型ゲート電極の
ボロンの拡散を抑制できる。さらに、シリコン窒化膜か
らなるキャパシタ絶縁膜と窒化チタン膜からなるプレー
ト電極との組み合わせによりキャパシタの蓄積容量値を
増加できる。

【０１１３】また、ビット線ＢＬに接続するプラグ３２
の形成とキャパシタに接続するプラグ３５の形成を別工
程とするため、ビット線ＢＬとプラグ３２との間に絶縁
膜を形成する必要がなく、工程を簡略化できるとともに
この絶縁膜の膜厚分だけ素子の標高を低くすることがで
きる。

【０１１４】（実施の形態２）図２８〜図３４は、実施
の形態２の半導体装置の製造工程の一例を工程順に示し
た断面図である。

【０１１５】本実施の形態の半導体装置の製造方法は、
実施の形態１における図４までの工程と同様である。た
だし、本実施の形態では、ゲート電極が単一のシリコン
層で構成されるため、実施の形態１のシリコン膜９より
も膜厚の厚いシリコン膜５０が形成される。

【０１１６】その後、実施の形態１と同様に、図２８に
示すように、シリコン膜５０上に、第３領域Ｃを覆うフ
ォトレジスト膜１０を形成し、第１領域Ａおよび第２領
域Ｂのシリコン膜５０にｎ型不純物、たとえばリンをイ
オン注入する。これによりｎ型シリコン膜５１を形成す
る。フォトレジスト膜１０を除去した後、図２９に示す
ように、第１領域Ａおよび第２領域Ｂ覆うフォトレジス
ト膜１２を形成し、第３領域Ｃのシリコン膜５０にｐ型
不純物、たとえばボロンをイオン注入する。これにより
ｐ型シリコン膜５２を形成する。さらに、ｎ型およびｐ
型シリコン膜５１、５２に、たとえばＲＴＡ（Rapid Th
ermal Anneal）処理を施し、これを結晶化する。

【０１１７】次に、実施の形態１の図９のシリコン窒化
膜１５と同様にシリコン窒化膜を形成し、実施の形態１
の図１０の工程と同様にこのシリコン窒化膜およびシリ
コン膜５１、５２をパターニングしてゲート電極５３お
よびキャップ絶縁膜１８を形成する。さらに、実施の形
態１の図１１の工程と同様にｎ^-型半導体領域１９およ
びｐ^-型半導体領域２０を形成する。続いて、実施の形
態１の図１２の工程と同様にゲート電極５３およびキャ
ップ絶縁膜１８の側壁にサイドウォール２１を形成する
（図３０）。

【０１１８】次に、実施の形態１の図１３の工程と同様
に、半導体基板１の表面を酸化処理してシリコン酸化膜
２２を形成する（図３１）。

【０１１９】次に、実施の形態１の図１５および図１６
の工程と同様に、ｎ⁺型半導体領域２４およびｐ⁺型半
導体領域２６をイオン注入により形成する（図３２）。
このイオン注入の際には、ゲート電極５３上にはキャッ
プ絶縁膜１８が形成されているため、注入イオンのチャ
ネル領域（半導体基板１）への貫通は生じない。

【０１２０】次に、実施の形態１の図１４の工程と同様
に、キャップ絶縁膜１８を除去する（図３３）。

【０１２１】次に、実施の形態１の図１７の工程と同様
に、第２領域Ｂと第３領域Ｃのシリコン酸化膜２２を除
去し、さらに実施の形態１の図１８と同様に、金属膜を
半導体基板１の全面にたとえばスパッタ法またはＣＶＤ
法により堆積する。その後、実施の形態１の図１９と同
様に、金属膜とシリコンとのシリサイド化反応を生じさ
せるためのアニール処理を行い、金属シリサイド膜２９
（コバルトシリサイド膜）を形成する。その後未反応の
金属膜を選択的に除去する（図３４）。

【０１２２】その後の工程は実施の形態１と同様であ
る。

【０１２３】本実施の形態によれば、ゲート電極５３を
単層構成にして、工程を簡略化することができる。

【０１２４】なお、本実施の形態では、シリコン酸化膜
２２の形成後にｎ⁺型半導体領域２４およびｐ⁺型半導
体領域２６を形成した（図３２参照）が、図３５に示す
ように、シリコン酸化膜２２の形成前にｎ⁺型半導体領
域２４およびｐ⁺型半導体領域２６を形成してもよい。
そしてｎ⁺型半導体領域２４およびｐ⁺型半導体領域２
６の形成後にシリコン酸化膜２２を形成し、さらに図３
３以降の工程を行うことができる。この場合には、シリ
コン酸化膜２２が無い状態で高濃度の不純物イオン注入
が行われるため、ｎ⁺型半導体領域２４およびｐ⁺型半
導体領域２６内に酸素イオンがノックオンされることが
ない。従って、シリサイド金属としてチタン等を用い、
チタンシリサイド膜等の低抵抗化（相変化）が必要なシ
リサイド膜を形成する場合に有利である。

【０１２５】（実施の形態３）図３６〜図４１は、実施
の形態３の半導体装置の製造工程の一例を工程順に示し
た断面図である。

【０１２６】図３６に示すように、半導体基板１の主面
にゲート絶縁膜６０を介したゲート電極６１、ソース・
ドレイン領域である半導体領域６２、サイドウォール６
３を有するＭＩＳＦＥＴを形成する。ゲート電極６１は
多結晶シリコン膜からなりその表面に絶縁膜等は形成さ
れていない。

【０１２７】次に、図３７に示すように、絶縁膜６４た
とえばシリコン酸化膜を形成する。絶縁膜６４は、たと
えばＣＶＤ法による膜堆積で形成することができるが、
熱酸化法によりゲート電極６１表面および半導体領域６
２表面にのみ形成してもよい。

【０１２８】次に、図３８に示すように、ゲート電極６
１の上部に開口を有するフォトレジスト膜６５を形成す
る。フォトレジスト膜６５は、ゲート電極６１のパター
ンを若干広げたパターンの反転パターンで形成できる。

【０１２９】次に、図３９に示すように、フォトレジス
ト膜６５をマスクとして絶縁膜６４をエッチングし、ゲ
ート電極６１の表面を露出する。そしてフォトレジスト
膜６５を除去する。

【０１３０】次に、図４０に示すように、金属膜６６、
たとえばコバルト膜を堆積し、熱処理を行って、金属膜
６６とゲート電極６１（多結晶シリコン膜）との反応に
よりシリサイド膜６７（たとえばコバルトシリサイド
膜）を形成する。その後図４１に示すように、未反応の
金属膜６６を除去する。

【０１３１】本実施の形態では、絶縁膜６４により半導
体領域６２が覆われているため、半導体領域６２上には
シリサイド膜が形成されず、一方、ゲート電極６１上の
絶縁膜６４はエッチングにより除去されているため、ゲ
ート電極６１上にシリサイド膜６７が形成され低抵抗化
が図られる。

【０１３２】このように、本実施の形態の方法を用いて
もサリサイド技術を用いてゲート電極６１上にのみシリ
サイド膜６７を形成することができる。

【０１３３】なお、微細化されたゲート電極６１におい
てはフォトレジスト膜６５のパターニングが困難になる
ことが考えられるが、本実施の形態では、パターニング
がゲート電極６１の配線幅方向（図ではゲート長方向）
に半分程度ずれても構わない。このようなずれの発生に
より、ゲート電極６１のシリサイド化される領域が狭く
なるが、ゲート電極６１表面の半分程度にシリサイド膜
６７が形成されておればゲート電極６１の低抵抗化を図
ることに支障は生じない。これにより、ゲート電極６１
の低抵抗化を維持しつつフォトレジスト膜６５のパター
ニング精度を低下することができ、工程の難易度を下げ
てプロセスマージンを広げることができる。

【０１３４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１３５】たとえば、実施の形態１、２では、シリコ
ン酸化膜２２を形成してＭＩＳＦＥＴのソース・ドレイ
ン領域にシリサイド膜を形成しない例としてＤＲＡＭメ
モリセルの選択ＭＩＳＦＥＴを例示しているが、これに
限られず、一般的なＭＩＳＦＥＴ、あるいはロジック回
路内に形成され、特にリーク電流の低減を図る必要のあ
るＭＩＳＦＥＴに適用できることは言うまでもない。

【０１３６】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１３７】（１）ロジック回路あるいはＤＲＡＭの周
辺回路のＭＩＳＦＥＴの高い性能を維持しつつ、ＤＲＡ
ＭメモリセルのＭＩＳＦＥＴのリーク電流を低減し、良
好なＤＲＡＭのリフレッシュ特性を実現できる。

【０１３８】（２）ロジック回路あるいはＤＲＡＭの周
辺回路のＭＩＳＦＥＴとメモリセルの選択ＭＩＳＦＥＴ
とに要求される相反する要求を低コストで実現できる。

【０１３９】（３）ロジック回路あるいはＤＲＡＭの周
辺回路のＭＩＳＦＥＴとメモリセルの選択ＭＩＳＦＥＴ
が１チップに混載されている場合にも良好な信頼性を実
現できる。

【図面の簡単な説明】

【図１】実施の形態１の半導体装置のチップ全体を示し
た平面図である。

【図２】実施の形態１の半導体装置の製造工程の一例を
工程順に示した断面図である。

【図３】実施の形態１の半導体装置の製造工程の一例を
工程順に示した断面図である。

【図４】実施の形態１の半導体装置の製造工程の一例を
工程順に示した断面図である。

【図５】実施の形態１の半導体装置の製造工程の一例を
工程順に示した断面図である。

【図６】実施の形態１の半導体装置の製造工程の一例を
工程順に示した断面図である。

【図７】実施の形態１の半導体装置の製造工程の一例を
工程順に示した断面図である。

【図８】（ａ）は比較のために示した半導体装置の一部
拡大断面図であり、（ｂ）は実施の形態１の半導体装置
の製造工程の一例を工程順に示した一部拡大断面図であ
る。

【図９】実施の形態１の半導体装置の製造工程の一例を
工程順に示した断面図である。

【図１０】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図１１】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図１２】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図１３】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図１４】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図１５】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図１６】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図１７】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図１８】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図１９】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図２０】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図２１】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図２２】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図２３】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図２４】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図２５】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図２６】本発明者らの実験検討によるデータを示した
グラフであり、プレート電極として窒化チタン膜と多結
晶シリコン膜を用いた場合を比較したデータである。

【図２７】実施の形態１の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図２８】実施の形態２の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図２９】実施の形態２の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図３０】実施の形態２の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図３１】実施の形態２の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図３２】実施の形態２の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図３３】実施の形態２の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図３４】実施の形態２の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図３５】実施の形態２の半導体装置の製造工程の他の
例を工程順に示した断面図である。

【図３６】実施の形態３の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図３７】実施の形態３の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図３８】実施の形態３の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図３９】実施の形態３の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図４０】実施の形態３の半導体装置の製造工程の一例
を工程順に示した断面図である。

【図４１】実施の形態３の半導体装置の製造工程の一例
を工程順に示した断面図である。

【符号の説明】

１半導体基板１ａＤＲＡＭ領域１ｂ間接周辺回路領域２溝３シリコン酸化膜４シリコン酸化膜５ｎ型半導体領域６ｐ型ウエル７ｎ型ウエル８ゲート酸化膜９シリコン膜１０フォトレジスト膜１１シリコン膜（ｎ型シリコン膜）１２フォトレジスト膜１３シリコン膜（ｐ型シリコン膜）１４シリコン膜１５シリコン窒化膜１６フォトレジスト膜１７ゲート電極１８キャップ絶縁膜１９ｎ^-型半導体領域２０ｐ^-型半導体領域２１サイドウォール２２シリコン酸化膜２３フォトレジスト膜２４ｎ⁺型半導体領域２５フォトレジスト膜２６ｐ⁺型半導体領域２７フォトレジスト膜２８金属膜２９シリサイド膜３０シリコン窒化膜３１層間絶縁膜（シリコン酸化膜）３２プラグ３３プラグ３４層間絶縁膜３５プラグ３６絶縁膜３７溝３８多結晶シリコン膜３９下部電極４０シリコン窒化膜４１プレート電極４４シリコン酸化膜４５スルーホール４６プラグ５０シリコン膜５１ｎ型シリコン膜５２ｐ型シリコン膜５３ゲート電極６０ゲート絶縁膜６１ゲート電極６２半導体領域６３サイドウォール６４絶縁膜６５フォトレジスト膜６６金属膜６７シリサイド膜Ｍ１第１層配線Ｍ２第２層配線Ａ第１領域Ｂ第２領域Ｃ第３領域ＢＬビット線ＣＮＴＬ制御回路Ｇゲート電極Ｉゲート絶縁膜ＩＦインターフェース回路ＩＲ不純物領域Ｉｎｐ不純物ＭＡＲＹメモリアレイＰパスＰＷ電源回路ＳＡセンスアンプＷＤワード線ドライバＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者黒田謙一東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者池田修二東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業本部内 (72)発明者吉田省史東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者豊川滋也東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5F038 AC05 AC09 AC15 AV06 CA10 DF05 EZ01 EZ13 EZ14 EZ15 EZ20 5F083 AD10 AD22 AD48 GA06 GA12 GA24 GA25 HA02 JA06 JA19 JA31 JA35 JA39 JA40 JA53 MA06 MA17 MA19 NA01 PR10 PR12 PR40 PR43 PR53 ZA13

Claims

【特許請求の範囲】

【請求項１】（ａ）メモリセルの選択ＭＩＳＦＥＴが
形成される第１領域、周辺回路または論理回路の第１チ
ャネル型の第１ＭＩＳＦＥＴが形成される第２領域およ
び前記周辺回路または論理回路の第２チャネル型の第２
ＭＩＳＦＥＴが形成される第３領域を有する半導体基板
の主面上に分離領域を形成する工程、（ｂ）前記分離領域で囲まれた半導体基板主面の活性領
域にゲート絶縁膜を形成し、前記半導体基板の全面にシ
リコン膜を形成する工程、（ｃ）少なくとも前記第１領域の前記シリコン膜に第１
導電型の不純物をイオン注入する工程、（ｄ）前記シリコン膜上に第１絶縁膜を形成する工程、（ｅ）ゲート電極パターンにパターニングされた第１フ
ォトレジスト膜を前記第１絶縁膜上に形成する工程、（ｆ）前記第１フォトレジスト膜の存在下で前記第１絶
縁膜およびシリコン膜をエッチングし、キャップ絶縁膜
およびゲート電極を形成する工程、（ｇ）前記ゲート電極およびキャップ絶縁膜を覆い、前
記第１絶縁膜に対してエッチング選択比を有する第２絶
縁膜を堆積し、異方性エッチングにより前記第２絶縁膜
をエッチングして前記ゲート電極およびキャップ絶縁膜
の側壁にサイドウォールを形成する工程、（ｈ）前記キャップ絶縁膜およびサイドウォールの存在
下で前記半導体基板を熱処理し、前記活性領域の表面に
前記第１絶縁膜に対してエッチング選択比を有する第３
絶縁膜を形成する工程、（ｉ）前記第３絶縁膜およびサイドウォールの存在下で
前記キャップ絶縁膜を選択的に除去する工程、（ｊ）前記第１領域を覆う第２フォトレジスト膜を形成
し、前記第２フォトレジスト膜の存在下でエッチング処
理を施し、前記第２および第３領域の前記第３絶縁膜を
除去する工程、（ｋ）前記半導体基板の全面に金属膜を堆積する工程、（ｌ）前記半導体基板を熱処理し、前記第１、第２およ
び第３領域の前記ゲート電極の表面ならびに前記第２お
よび第３領域の前記活性領域の表面に前記金属膜を構成
する金属のシリサイド膜を形成する工程、（ｍ）未反応の前記金属膜を除去する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記（ｇ）工程と（ｈ）工程の間に、前記キャップ絶縁
膜およびサイドウォールの存在下で、前記第２領域にｎ
型の導電型を示す不純物を高濃度にイオン注入し、ま
た、前記第３領域にｐ型の導電型を示す不純物を高濃度
にイオン注入する工程を有することを特徴とする半導体
装置の製造方法。
【請求項３】請求項１記載の半導体装置の製造方法で
あって、前記（ｈ）工程と（ｊ）工程の間に、前記キャップ絶縁
膜またはゲート電極、サイドウォールおよび第３絶縁膜
の存在下で、前記第２領域にｎ型の導電型を示す不純物
を高濃度にイオン注入し、また、前記第３領域にｐ型の
導電型を示す不純物を高濃度にイオン注入する工程を有
することを特徴とする半導体装置の製造方法。
【請求項４】請求項１、２または３記載の半導体装置
の製造方法であって、前記（ｃ）工程において、同時に前記第２領域の前記シ
リコン膜にｎ型の導電型を示す不純物をイオン注入し、
前記（ｃ）工程に前後して、前記第３領域の前記シリコ
ン膜にｐ型の導電型を示す不純物をイオン注入する工程
を有することを特徴とする半導体装置の製造方法。
【請求項５】請求項３記載の半導体装置の製造方法で
あって、前記イオン注入により、前記第２領域のゲート電極にｎ
型の導電型を示す不純物を導入し、または、前記第３領
域のゲート電極にｐ型の導電型を示す不純物を導入する
ことを特徴とする半導体装置の製造方法。
【請求項６】請求項１〜５の何れか一項に記載の半導
体装置の製造方法であって、前記（ｂ）工程におけるシリコン膜はアモルファスシリ
コン膜であり、前記アモルファスシリコン膜への前記不
純物の導入後に熱処理を施し、前記シリコン膜を結晶化
することを特徴とする半導体装置の製造方法。
【請求項７】（ａ）メモリセルの選択ＭＩＳＦＥＴが
形成される第１領域、周辺回路または論理回路の第１チ
ャネル型の第１ＭＩＳＦＥＴが形成される第２領域およ
び前記周辺回路または論理回路の第２チャネル型の第２
ＭＩＳＦＥＴが形成される第３領域を有する半導体基板
の主面上に分離領域を形成する工程、（ｂ）前記分離領域で囲まれた半導体基板主面の活性領
域にゲート絶縁膜を形成し、前記半導体基板の全面に第
１シリコン膜を堆積する工程、（ｃ）前記第１および第２領域の前記第１シリコン膜に
第１導電型の不純物をイオン注入し、前記第３領域の前
記第１シリコン膜に第２導電型の不純物をイオン注入す
る工程、（ｄ）前記第１シリコン膜上に、第１導電型の不純物を
含む第２シリコン膜を形成する工程、（ｅ）前記第２シリコン膜上に第１絶縁膜を堆積する工
程、（ｆ）ゲート電極のパターンにパターニングされた第１
フォトレジスト膜を前記第１絶縁膜上に形成する工程、（ｇ）前記第１フォトレジスト膜の存在下で前記第１絶
縁膜、第１および第２シリコン膜をエッチングし、前記
第１絶縁膜からなるキャップ絶縁膜および前記第１およ
び第２シリコン膜からなるゲート電極を形成する工程、（ｈ）前記ゲート電極およびキャップ絶縁膜を覆い、前
記第１絶縁膜に対してエッチング選択比を有する第２絶
縁膜を堆積し、異方性エッチングにより前記第２絶縁膜
をエッチングして前記ゲート電極およびキャップ絶縁膜
の側壁にサイドウォールを形成する工程、（ｉ）前記キャップ絶縁膜およびサイドウォールの存在
下で前記半導体基板を熱処理し、前記分離領域に囲まれ
た活性領域の表面に前記第１絶縁膜に対してエッチング
選択比を有する第３絶縁膜を形成する工程、（ｊ）前記第３絶縁膜およびサイドウォールの存在下で
前記キャップ絶縁膜を選択的に除去する工程、（ｋ）前記ゲート電極、サイドウォールおよび第３絶縁
膜の存在下で、前記第２領域に第１導電型の不純物を高
濃度にイオン注入し、また、前記第３領域に第２導電型
の不純物を高濃度にイオン注入する工程、（ｌ）前記第１領域を覆う第２フォトレジスト膜を形成
し、前記第２フォトレジスト膜の存在下でエッチング処
理を施し、前記第２および第３領域の前記第３絶縁膜を
除去する工程、（ｍ）前記半導体基板の全面に金属膜を堆積する工程、（ｎ）前記半導体基板を熱処理し、前記第１、第２およ
び第３領域の前記ゲート電極の表面ならびに前記第２お
よび第３領域の前記活性領域の表面に前記金属膜を構成
する金属のシリサイド膜を形成する工程、（ｏ）未反応の前記金属膜を選択的に除去する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項８】請求項７記載の半導体装置の製造方法で
あって、前記（ｂ）工程における第１シリコン膜はアモルファス
シリコン膜であり、前記アモルファスシリコン膜への前
記不純物の導入後であって前記第２シリコン膜の形成前
に熱処理を施し、前記第１シリコン膜を結晶化すること
を特徴とする半導体装置の製造方法。
【請求項９】請求項７または８記載の半導体装置の製
造方法であって、前記第１シリコン膜の形成後に、前記第１シリコン膜の
表面に自然酸化膜を形成することを特徴とする半導体装
置の製造方法。
【請求項１０】（ａ）半導体基板の主面上にゲート絶
縁膜および多結晶または非晶質のシリコン膜を順次形成
する工程、（ｂ）前記シリコン膜上に第１絶縁膜を堆積する工程、（ｃ）前記第１絶縁膜上にゲート電極パターンにパター
ニングされたフォトレジスト膜を形成し、前記フォトレ
ジスト膜の存在下で前記第１絶縁膜およびシリコン膜を
エッチングし、ゲート電極および前記ゲート電極上のキ
ャップ絶縁膜を形成する工程、（ｄ）前記半導体基板の全面に前記第１絶縁膜に対して
エッチング選択比を有する第２絶縁膜を堆積し、前記第
２絶縁膜を異方性エッチングすることにより前記キャッ
プ絶縁膜およびゲート電極の側壁にサイドウォールを形
成する工程、（ｅ）前記キャップ絶縁膜およびサイドウォールの存在
下で前記半導体基板に熱処理を施し、分離領域に囲まれ
た活性領域の表面に前記第１絶縁膜に対してエッチング
選択比を有する第３絶縁膜を形成する工程、（ｆ）前記第３絶縁膜およびサイドウォールの存在下で
前記キャップ絶縁膜を選択的に除去する工程、（ｇ）前記半導体基板の全面に金属膜を堆積する工程、（ｈ）前記半導体基板を熱処理し、前記ゲート電極の表
面に前記金属膜を構成する金属のシリサイド膜を形成す
る工程、（ｉ）未反応の前記金属膜を除去する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項１１】請求項１〜１０の何れか一項に記載の
半導体装置の製造方法であって、前記第１絶縁膜はシリコン窒化膜であり、前記第２およ
び第３絶縁膜はシリコン酸化膜であることを特徴とする
半導体装置の製造方法。
【請求項１２】（ａ）半導体基板の主面上にゲート絶
縁膜を介してゲート電極を形成し、前記ゲート電極の両
側の前記半導体基板の主面に不純物半導体領域を形成す
る工程、（ｂ）前記ゲート電極および不純物半導体領域を覆う絶
縁膜を堆積する工程、または、前記ゲート電極および不
純物半導体領域の表面上に選択的に絶縁膜を形成する工
程、（ｃ）少なくとも前記ゲート電極の一部の領域上に開口
を有するフォトレジスト膜を形成し、前記フォトレジス
ト膜の存在下で前記ゲート電極上の前記絶縁膜の全部ま
たは一部をエッチングする工程、（ｄ）前記フォトレジスト膜を除去し、前記半導体基板
の全面に金属膜を堆積する工程、（ｅ）前記半導体基板を熱処理し、前記ゲート電極の表
面の全部または一部に前記金属膜を構成する金属のシリ
サイド膜を形成する工程、（ｆ）未反応の前記金属膜を選択的に除去する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項１３】請求項１〜１２の何れか一項に記載の
半導体装置の製造方法であって、前記金属膜はコバルト膜であることを特徴とする半導体
装置の製造方法。
【請求項１４】請求項１〜９の何れか一項に記載の半
導体装置の製造方法であって、さらに、（ａ）前記選択ＭＩＳＦＥＴならびに第１および第２Ｍ
ＩＳＦＥＴを覆う第１層間絶縁膜を形成し、前記選択Ｍ
ＩＳＦＥＴの一方のソース・ドレイン領域に接続する第
１プラグを前記第１層間絶縁膜に形成する工程、（ｂ）前記第１層間絶縁膜上に、前記第１プラグに接続
するビット線を形成する工程、（ｃ）前記ビット線を覆う第２層間絶縁膜を形成し、前
記選択ＭＩＳＦＥＴの他方のソース・ドレイン領域に接
続する第２プラグを前記第１および第２層間絶縁膜に形
成する工程、（ｄ）前記第２層間絶縁膜上に、前記第２プラグに接続
する前記メモリセルのキャパシタ下部電極を形成する工
程、を有することを特徴とする半導体装置の製造方法。
【請求項１５】請求項１４記載の半導体装置の製造方
法であって、前記（ａ）工程の第１プラグの形成に前後して、前記第
１および第２ＭＩＳＦＥＴのソース・ドレイン領域に接
続する第３プラグを前記第１層間絶縁膜に形成する工程
を有し、前記第１層間絶縁膜の表面と前記第１および第
３プラグの表面とは、ほぼ同一平面内に形成されること
を特徴とする半導体装置の製造方法。
【請求項１６】請求項１５記載の半導体装置の製造方
法であって、前記第３プラグに接続される配線が前記ビット線と同時
に形成され、前記配線およびビット線は、他の絶縁膜を
介することなく前記第１層間絶縁膜上に形成されること
を特徴とする半導体装置の製造方法。
【請求項１７】請求項１〜９の何れか一項に記載の半
導体装置の製造方法であって、さらに、（ａ）多結晶シリコン膜からなるキャパシタ下部電極を
形成する工程、（ｂ）前記キャパシタ下部電極上にシリコン窒化膜から
なるキャパシタ絶縁膜を形成する工程、を有することを特徴とする半導体装置の製造方法。
【請求項１８】請求項１７記載の半導体装置の製造方
法であって、さらに、前記キャパシタ絶縁膜上に窒化チタン膜からなるプレー
ト電極を形成する工程を有することを特徴とする半導体
装置の製造方法。
【請求項１９】シリコン酸化膜からなる分離領域をそ
の主面に有する半導体基板と、前記分離領域で囲まれた
活性領域上にゲート絶縁膜を介して形成されたゲート電
極、前記ゲート電極両側の前記活性領域に形成された一
対の半導体領域を有する第１ＭＩＳＦＥＴを含む半導体
装置であって、前記第１ＭＩＳＦＥＴのゲート電極の上部にはシリサイ
ド膜が形成され、前記半導体領域の表面にはシリコン酸
化膜が形成されていることを特徴とする半導体装置。
【請求項２０】請求項１９記載の半導体装置であっ
て、前記第１ＭＩＳＦＥＴの前記シリコン酸化膜は、活性領
域上にのみ選択的に形成されていることを特徴とする半
導体装置。
【請求項２１】請求項１９または２０記載の半導体装
置であって、前記シリサイド膜はコバルトシリサイド膜であることを
特徴とする半導体装置。
【請求項２２】請求項１９〜２１の何れか一項に記載
の半導体装置であって、前記ゲート電極は２層以上の多結晶シリコン膜で構成さ
れることを特徴とする半導体装置。
【請求項２３】請求項２２記載の半導体装置であっ
て、前記積層された多結晶シリコン膜間には自然酸化膜が形
成されていることを特徴とする半導体装置。
【請求項２４】請求項１９〜２３の何れか一項に記載
の半導体装置であって、前記第１ＭＩＳＦＥＴの他に第２ＭＩＳＦＥＴを同一半
導体基板内に有し、前記第２ＭＩＳＦＥＴのゲート電極
の上部および半導体領域の表面にはシリサイド膜が形成
されていることを特徴とする半導体装置。
【請求項２５】請求項２４記載の半導体装置であっ
て、前記第２ＭＩＳＦＥＴはｎチャネルＭＩＳＦＥＴおよび
ｐチャネルＭＩＳＦＥＴで構成される相補型ＭＩＳＦＥ
Ｔ回路を構成し、前記ｎチャネルＭＩＳＦＥＴのゲート
電極はｎ型にドープされ、前記ｐチャネルＭＩＳＦＥＴ
のゲート電極はｐ型にドープされていることを特徴とす
る半導体装置。
【請求項２６】請求項２５記載の半導体装置であっ
て、前記第１ＭＩＳＦＥＴはＤＲＡＭのメモリセルを構成す
る選択ＭＩＳＦＥＴであり、前記第２ＭＩＳＦＥＴはＤ
ＲＡＭの周辺回路または論理回路を構成するＭＩＳＦＥ
Ｔであることを特徴とする半導体装置。
【請求項２７】請求項２６記載の半導体装置であっ
て、前記第１ＭＩＳＦＥＴの一方の半導体領域と前記メモリ
セルのビット線とを接続する第１プラグが第１層間絶縁
膜に形成され、前記第１層間絶縁膜の表面に接して前記
ビット線が形成されていることを特徴とする半導体装
置。
【請求項２８】請求項２７記載の半導体装置であっ
て、前記ビット線上に第２層間絶縁膜が形成され、前記第１
および第２層間絶縁膜に、前記第１ＭＩＳＦＥＴの他方
の半導体装置と前記メモリセルのキャパシタ株電極とを
接続する第２プラグが形成されていることを特徴とする
半導体装置。
【請求項２９】請求項２６記載の半導体装置であっ
て、前記メモリセルのキャパシタ絶縁膜がシリコン窒化膜か
らなることを特徴とする半導体装置。
【請求項３０】請求項２９記載の半導体装置であっ
て、前記メモリセルのプレート電極が窒化チタン膜からなる
ことを特徴とする半導体装置。