KR100904754B1 - 반도체장치 - Google Patents

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KR100904754B1
KR100904754B1 KR1020020002833A KR20020002833A KR100904754B1 KR 100904754 B1 KR100904754 B1 KR 100904754B1 KR 1020020002833 A KR1020020002833 A KR 1020020002833A KR 20020002833 A KR20020002833 A KR 20020002833A KR 100904754 B1 KR100904754 B1 KR 100904754B1
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타카하시츠기오
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나가이리요
타카우라노리카츠
세키구치토모노리
키무라시니치로
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엘피다 메모리, 아이엔씨.
니본덴끼가부시끼가이샤
엔이씨 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 반도체장치에 관한 것으로서, DRAM칩(Chip)에 있어서, 센스앰프 크로스 커플부분(CC)에 채널안의 불순물농도가 낮은 P+폴리실리콘 게이트의 P+게이트 PMOS(Qp 0, Qp 1)와 N+ 폴리실리콘게이트의 N+게이트 NMOS(Qn 0, Qn 1)를 이용 하며 또한, PMOS의 기판전압을 높게하고, NMOS의 기판전압을 낮게한다. 상기에 의해, 채널주입에 의한 한계치분산을 저감하고, 저전압 메모리어레이에서 독출할 때에 데이터선상에 발생하는 미소신호를 센스앰프에 있어서, 정확하게 감지·증폭한다. 또한, 기판바이어스효과에 의해, 한계치가 상승하고 센스앰프 데이터 보유유지상태에서 리크전류를 저감하여, 센스앰프의 증폭시의 노이즈성분의 하나인 트랜지스터의 한계치분산의 영향을 작게하여, 메모리셀로부터 독출한 미소신호를 센스앰프에 있어서 정확하게 감지 ·증폭하는 것이 가능한 반도체장치의 기술을 제공한다.

Description

반도체장치{A SEMICONDUCTOR DEVICE}
도 1A, 1B, 1C 는 본 발명을 적용한 DRAM의 트랜지스터 채널영역과 센스앰프를 나타내는 레이아웃도, 및 센스앰프 크로스 커플부분을 나타내는 레이아웃도와 단면도이다.
도 2A, 2B, 2C 는 본 발명을 적용한 센스앰프 크로스 커플부분의 PMOS와 센스드라이버의 PMOS를 나타내는 단면도 및 PMOS에 관한 기판깊이방향에 대한 채널불순물분포와, PMOS에 관한 채널안의 불순물농도 한계치 및 한계치분산의 관계를 나타내는 도이다.
도 3A, 3B, 3C, 3D 는 본 발명을 적용한 센스앰프, 메모리어레이, 서브워드 드라이버의 부분을 나타내는 단면도이다.
도 4 는 본 발명을 적용한 제 1 실시형태 1의 센스앰프의 부분을 나타내는 회로도이다.
도 5 는 본 발명을 적용한 제 1 실시형태 1의 동작을 나타내는 파형도이다.
도 6 은 본 발명을 적용한 제 1 실시형태 1에 있어서, PMOS선행을 실행한 경우의 동작을 나타내는 파형도이다.
도 7 은 본 발명을 적용한 SDRAM의 전체구성을 나타내는 블록도이다.
도 8A, 8B, 8C 는 본 발명을 적용한 디코더회로, 및 인버터와 낸드회로를 나 타내는 회로도이다.
도 9 는 본 발명을 적용한 메모리어레이내의 서브메모리어레이의 분할을 나타내는 도이다.
도 10 은 본 발명을 적용한 제 2 실시형태 2의 센스앰프의 부분을 나타내는 회로도이다.
도 11 은 본 발명을 적용한 제 3 실시형태 3의 센스앰프의 부분을 나타내는 회로도이다.
도 12 는 본 발명을 적용한 제 3 실시형태 3의 동작을 나타내는 파형도이다.
도 13 은 본 발명을 적용한 제 3 실시형태 3의 변형예의 센스앰프의 부분을 나타내는 회로도이다.
도 14 는 본 발명을 적용한 제 4 실시형태 4의 센스앰프의 부분을 나타내는 회로도이다.
도 15 는 본 발명을 적용한 차동증폭회로를 나타내는 회로도이다.
도 16A, 16B, 16C 는 본 발명의 전제로서 검토한 DRAM의 트랜지스터 채널영역과 센스앰프를 나타내는 레이아웃도 및 센스앰프 크로스 커플부분을 나타내는 레이아웃도와 단면도이다.
도 17 은 본 발명의 전제로서 검토한 센스앰프부분을 나타내는 회로도이다.
<주요부위를 나타내는 도면부호의 설명>
Chip : DRAM 칩 MA : 메모리
SMA : 서브메모리
PINP(SMA): 메모리셀 트랜지스터채널 영역
p(SMA) : 메모리셀 트랜지스터 채널 불순물농도
SAB : 센스앰프 블록 CC : 센스앰프 커플부분
PINP(SA 1), PINP(SA 2), PINP(SA 2) : 센스앰프 NMOS 채널영역
NINP(SA 1), NINP(SA 2), NINP(SA 2) : 센스앰프 PMOS 채널영역
p(SA 1), p(SA 2), p(SA) : 센스앰프 NMOS 채널 불순물농도
n(SA 1), n(SA 2), n(SA) : 센스앰프 NMOS 채널 불순물농도
SWDB : 서브워드 드라이버 블록
SWD : 서브워드 드라이버
PINP(SWD) : 서브워드 드라이버 NMOS 채널영역
NINP(SWD) : 서브워드 드라이버 PMOS 채널영역
p(SWD) : 서브워드 드라이버 NMOS 채널 불순물농도
n(SWD) : 서브워드 드라이버 PMOS 채널 불순물농도
peri : 주변회로
PINP(peri) : 주변회로 NMOS 채널영역
NINP(peri) : 주변회로 PMOS 채널영역
p(peri) : 주변회로 NMOS 채널 불순물농도
n(peri) : 주변회로 PMOS 채널 불순물농도
L(P) : PMOS트랜지스터 확산층
L(N) : NMOS트랜지스터 확산층
P+Poly : P형 폴리실리콘 게이트 N+Poly: N형 폴리실리콘게이트
SGI : 소자분리영역 W : 텅스텐
PWELL(SA), PWELL(SMA), PWELL(SWD) : P형 반도체영역
NWELL(SA), NWELL(SMA), NWELL(SWD) : N형 반도체영역
DWELL : 깊이 N형 반도체영역 p-sub : P형 반도체영역
Qp 0, Qp 1 : 센스앰프 P+게이트 PMOS
Qp 0', Qp 1' : 센스앰프 N+게이트 PMOS
Qp 0, Qp 1, Qp 0', Qp 1' : 센스앰프 N+게이트 NMOS
Qp 2 : 센스드라이버 P+게이트 PMOS
Qn 2 : 센스드라이버 N+게이트 NMOS
Qp 3, Qp 4 : 센스드라이버 오버 드라이버용 N+게이트 NMOS
Qp 3 : 센스드라이버 오버드라이버용 P+게이트 PMOS
MC : 메모리셀 PC : 프리챠지 회로
IOG : 입출력게이트회로 SHR : 쉐어드 회로
SADP, SADN : 센스드라이버 SADP 1 : 오버드라이버
SADP 2 : 반화드라이버 CSPC : 커먼소스선 프리챠지회로
XA : 크로스영역 WL : 워드선
D1t, D1b, ......Dnt, Dnb : 데이터선
YS1, ........, YSN : 컬럼선택선 CSP, CSN : 커먼소스선
IOT, IOB : 센스앰프활성화신호 PCS : 프리챠지 제어신호
SHRR, SHRL : 쉐어드 제어신호 VBLR : 데이터선 프리챠지 전압
XAB : 로우 어드레스 버퍼 YAB : 컬럼어드레스 버퍼
X-DEC : 로우 어드레스 디코더 Y-DEC : 컬럼어드레스 디코더
I/O - CTL : 입출력 컨트롤러 I/OB : 데이터 입출력 버퍼
TG : 타이밍신호 생성회로 VG : 전압발생회로
A0, ....., An : 어드레스 입력단자
Dq0, ....., DQn : 데이터입출력단자
MWD : 메인 워드 드라이버
INV 0, INV 1, INV00, ...., INV03 : 인버터
NAND 0, ...., NAND 3 : 낸드회로
Qp 4, Qp 5 : P+게이트 PMOS
Qn 5, Qn 6, Qn 7 : N+게이트 NMOS
본 발명은 반도체장치에 관한 것이고, 특히 그 반도체장치의 센스앰프부분과 차동증폭회로부분의 구성에 적용하기에 유효한 기술에 관한 것이다.
본 발명에 있어서 참조되는 문허리스트는 이하와 같고, 문헌의 참조는 문헌번호를 인용한다.
(1) [문헌 1] : 초LSI 메모리 이토우 시미오저, 쯔치카제관, 1994년 11월 5 일 초판 발행
(2) [문헌 2] : Fundamental of Modern VLSI Devices, Cambrige University Press 1998
(3) [문헌 3] : 일본국 특개평 8-167661호 공보
(4) [문헌 4] : 일본국 특개 2000-196017호 공보
본 발명자가 검토한 기술로서, 반도체장치의 센스앰프 부분의 구성에 대해서는, 이하와 같은 기술이 있다. 이하는 공지된 기술은 아니지만 본 발명의 전제로서 본 발명자에 의해 검토된 기술이고, 그 개요를 도면을 이용하여 설명한다. 도 16은 본 발명자에 의해 검토된, DRAM칩내의 트랜지스터 채널영역과 센스앰프의 레이아웃도(A), 및 센스앰프의 주요부분이 센스앰프 크로스 커플 부분의 레이아웃도(B)와 단면도(C)의 개략을 나타낸다. 또한, 도 17에는 센스앰프 크로스 커플부분과 커먼소스선의 일부회로도를 나타낸다.
DRAM(Dynamic Random Access Memory)에서는 코스트저감, 프로세스의 간이화를 위하여, PMOS, NMOS트랜지스터의 게이트재료로서 N+ 폴리실리콘을 이용하고 있다. DRAM에서는, 메모리어레이(MA)내에 있는 센스앰프 블록(SAB)의 NMOS트랜지스터의 채널영역(PINP(SA))의 불순물농도는 농도는 p(SA)로 일정하다. 동일하게 메모리어레이(MA)내에 있는 센스앰프 블록(SAB)의 PMOS트랜지스터의 채널영역(NINP(SA))의 불순물농도는 n(SA)로 일정하다. 이들 농도는, 주변회로(peri)의 NMOS트랜지스터의 채널영역인 PINP(peri)의 불순물농도 p(peri)와 PMOS트랜지스터의 채널영역인 NINP(peri)의 불순물농도 p(peri)로 각각 동등하 다.
또한, 센스앰프 크로스 커플부분(CC)의 트랜지스터는, 도 16(b,c) 및 도 17과 같은 N+ 폴리실리콘을 게이트로 하는 N+ 폴리실리콘게이트(N+poly)의 PMOS(이하 N+게이트 PMOS)인 Qp0', Qp1' 과, N+폴리실리콘을 게이트로 하는 N+ 폴리실리콘게이트(N+poly)의 NMOS(이하 N+게이트 NMOS)인 Qn0', Qn1'로 이루어진다. N+게이트 PMOS Qp0', Qp1'의 트랜지스터는 매입채널구성으로, 한계치전압의 분산이 커지는 문제가 있다. 센스앰프에 있어서의 페어트랜지스터 한계치분산영향은, [문헌 1]에 상세가 기재되어 있다. 한계치 분산에 의한 페어MOS간의 한계치차는 센스앰프동작에 있어서 실효신호량을 감소시키기 때문에, 오독의 원인이 된다. 이 트랜지스터의 한계치분산은 프로세스공정에서 분산원인, 레이아웃기인등에 의해 발생된다. 지금까지의 구성에 있어서, 이 한계치분산을 저감하기 위하여 비교적 게이트길이가 큰 트랜지스터를 이용하거나, 레이아웃에서는 분산이 적은 패턴을 채용하여 한계치분산을 저감하고 있다.
그러나, 상기와 같은 반도체장치의 기술에 대해서, 본 발명자가 검토한 결과 이하와 같은 것이 명확해졌다. 예를들면, 반도체장치의 미세가공이 진행됨에 따라서 상기 수법으로는 충분한 한계치 분산 저감효과를 구할 수 없게 되었다. 상기 기술한 도 17에 있어서, N+게이트 PMOS(Qp0', Qp1')에서는 채널구성이 매입채널이고, 한계치분산이 크게 이루어진다. 또한, N+게이트 NMOS(Qn0', Qn1')은 N+ 폴리실리콘을 게이트로 하여 표면채널을 이루고 있기 때문에, N+게이트 PMOS에 비하여 한계치분산은 작다. 그러나, 표면채널의 트렌지스터에서도 미세한 가공에 의한, 메모리어레이의 축소와 함께, 센스앰프의 레이아웃을 축소하는 것이 필요하게 되어 있고, 소면적에서는 분산이 작은 레이아웃을 실현하는 것이 어려워지게 되었다.
또한, 트랜지스터의 한계치 조절용 채널 불순물주입(이하 채널주입으로 명기)공정을 기인으로 한 한계치 분산이 있고, 분산량 전체에서는 약 수십mV ~ 수십백mV이상을 이루고 있다. 상기에 의해, 센스앰프가 실제 감지하는 실효적인 신호가 감소하고, 센스앰프에 있어서 오독가능성이 커지고, 불량비트가 증가하는 것이 된다. 또한, 고집적·대용량(DRAM)에서는 데이터선 진폭전압의 저전압화와 구조적으로 메모리셀 용량이 작게 이루고 있기 때문에, 메모리셀 독출신호량 자체가 감소한다. 그로 인하여, 안정한 동작을 위해서는 한계치분산을 저감하는 것이 필수가 된다.
상기에서, 본 발명에서는, 신호량을 감소시키는 센스앰프 트랜지스터의 한계치차를 저감하는 것을 목적으로 하고, 센스앰프증폭시의 노이즈성분의 하나인 트랜지스터한계치 분산영향을 작게하여 메모리셀로부터 독출한 미소신호를 센스앰프에 있어서 정확하게 감지·증폭하는 것이 가능한 반도체장치를 제공하는 것이다.
본 발명의 상기 및 그 외 목적과 신규특징은 본 명세서의 기술 및 첨부도면에서 명확해질 것이다.
본원에 있어서 개시되는 발명가운데, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명에서는 한계치조정용의 채널불순물도입량(이하 채널주입량)에 의한 한계치분산을 감소시키기위하여, 트랜지스터제작공정에 있어서의 채널주입량을 감소하고, 한계치분산을 저감하고, 한계치차가 작은 센스앰프를 실현한다. 또한, 리크전류가 문제가 되는 한계치라면 기판 바이어스를 이용하여 한계치 저하분을 보상하여, 저소비전력으로 한계치분산이 작은 센스앰프를 실현하는 것이다.
즉, 본 발명에 의한 반도체장치는, 복수의 워드선과 복수의 데이터선과의 교점에 설치된 복수의 메모리셀과, 상기 복수의 데이터선의 각각에 대응하여 설치되고, 교차결합된 P형 폴리실리콘을 게이트전극으로 하는 제 1 도전형의 제 1 MISFET쌍을 포함하는 복수의 센스앰프와, P형 폴리실리콘을 게이트전극으로 하는 상기 제 1 도전형의 제 2 MISFET를 포함하고, 상기 메모리셀중 어느하나를 선택하기 위한 디코더회로를 가지는 반도체장치에 적용되고, 상기 제 1 MISFET쌍 채널불순물농도가 상기 제 2 MISFET의 채널 불순물농도보다 낮은 것을 특징으로 한 것이다.
또한, 본 발명에 의한 다른 반도체장치는, 제 1 전위를 기판전위로 하고, P형 폴리실리콘을 게이트전극으로 하는 제 1 도전형의 제 1 MISFET와, 기판전위가 제 2 전위로 N형 폴리실리콘을 게이트전극으로 하는 제 2 도전형의 제 2 MISFET를 포함하는 회로와, 게이트 중 어느하나의 드레인단자에 접속되고, 소스단자가 공통인 P형 폴리실리콘을 게이트전극으로 하는 상기 제 1 도전형의 제 3 MISFET, 제 4 MISFET와, 게이트에 제 1 신호가 입력되고, 드레인단자가 상기 제 3 MISFET의 드레인단자에 접속되는 N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 5 MISFET와, 게이트에 제 2 신호가 입력되고, 드레인단자가 상기 제 4 MISFET의 드레인단자에 접속되고, 소스단자가 상기 제 5 MISFET와 공통으로 접속되어 있는 N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 6 MISFET를 갖추는 반도체장치에 적용되고, 상기 제 5 MISFET 및 상기 제 6 MISFET의 채널불순물농도가 상기 제 1 MISFET의 채널불순물농도보다 낮고, 상기 제 5 MISFET 및 상기 제 6 MISFET의 기판전위가 상기 제 2 전위보다도 낮은 것을 특징으로 하는 것이다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다. 또한, 실시형태를 설명하기 위하여 전도에 있어서, 동일부재에 동일부호를 부여하고, 그 반복설명은 생략한다.
본 실시형태의 반도체장치에 있어서, 각 블록을 구성하는 회로소자는 공지된 CMOS(보조형 MOS 트랜지스터)등의 집적회로기술에 의해, 단결정 실리콘과 같은 한개의 반도체기판상에 형성된다. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 회로기호는 표시를 하지 않는 것은 N형 MOSFET(NMOS)로 나타내고, 표시를 한것은 P형 MOSFET(PMOS)로 구별된다. 이하 MOSFET를 호칭하기 위하여 간략화하여 MOS로 호칭한다. 또한, 회로기호를 원으로 포위한 NMOS 및 PMOS는 한계치 조절용의 채널불순물 도입량(이하, 채널주입량) 이 적은 트랜지스터를 나타내는 것이다. 또한, 게이트재료에 대해서는, 도안의 문장안에 특별하게 표시가 없는 한 NMOS에서는 N+ 폴리실리콘, PMOS에서는 P+ 폴리실리콘으로 한다. 또한, 본 발명에서는 MOSFET를 구체예로 하고 있지만, 절연게이트 트랜지스터 MISFET(Metal INsulator Semiconductor Fiel Effect Transistor)도 포함하고 있다. 또한, 본원발명은, 메모리어레이의 구성으로서, 개방형 데이터선 구성에서도 왕복형데이터 구 성에서도 동일한 효과가 있고, 데이터선 구성에 한정되는 것은 아니다. 이하,본 발명을 왕복형 데이터선 구성에 있어서 설명한다.
(실시형태 1)
본 발명의 제 1 실시형태(1)를 도 1 ~ 도 9를 이용하여 설명한다. 도 1은 본 발명을 적용한 DRAM의트랜지스터 채널영역과 센스앰프를 나타내는 레이아웃도, 및 센스앰프 크로스 커플 부분을 나타내는 레이아웃도와 단면도이고, 도 2는 센스앰프 크로스커플부분의 PMOS와 센스드라이버의 PMOS를 나타내는 단면도 및 PMOS에 관한 기판 깊이방향에 대한 채널불순물 분포와, PMOS에 관한 채널안의 불순물농도 한계치 및 한계치분산의 관계를 나타내는 도이고, 도 3은 센스앰프, 메모리 어레이, 서브워드 드라이버의부분을 나타내는 단면도이고, 도 4는 제 1 실시형태 1의 센스앰프 부분을 나타내는 회로도이고, 도 5는 제 1 실시형태 1의 동작을 나타내는 파형도이고, 도 6은 PMOS 선행을 실행한 경우의 동작을 나타내는 파형도이고, 도 7은 본 발명을 적용한 SDRAM의 전체구성을 나타내는 블록도이고, 도 8은 디코더회로 및 인버터와 낸드회로를 나타내는 회로도이고, 도 9는 메모리어레이내의 서브메모리어레이의 분할을 나타내는 회로이다.
도 1A에 의해, DRAM칩(Chip)의 내부 메모리어레이(MA)와 주변회로(peri)의 일부를 트랜지스터채널 주입량에서 영역분할한 일례를 설명한다. 서브메모리에러에(SMA)의 메모리셀 트랜지스터 채널영역(PINP(SMA))의 불순물농도는 (p(SMA))이다. 또한, 서브워드 드라이버 블록(SWDB)의 NMOS트랜지스터 채널영역(PINP(SWD))의 불순물농도는 p(SWD)이며, PMOS트랜지스터 채널영역(NINP(SWD))의 불순물 농도는 n(SWD)이다. 센스앰프블록(SAB)에는 크로스커블부분(CC)의 트랜지스터의 NMOS트랜지스터채널영역(PINP(SAI)) 및 그 이외의 NMOS트랜지스터 채널영역(PINP(SA1)) 및 그 이외의 NMOS트랜지스터채널영역(PINP(SA2))가 있고, 각각 불순물농도는 p(SA1) 및 p(SA2)이다. 동일하게, 크로스커플 부분(CC)의 트랜지스터의 PMOS트랜지스터 채널영역((NINP(SA 1)) 및 그 이외의 PMOS트랜지스터 채널영역((NINP(SA 2)) 이 있고, 각각 불순물농도는 n(SA1) 및 n(SA2)이다. 주변회로(peri)의 NMOS트랜지스터 채널영역(PINP(peri))은 디코더회로등의 주변회로용의 NMOS트랜지스터채널영역에서 불순물농도가 p(peri)이다. 동일하게, PMOS트랜지스터채널영역(NINP(peri))는 디코더회로등의 주변회로용 PMOS트랜지스터 채널영역에서 채널불순물 농도가 n(peri)이다.
도 1B, C에 의해 크로스커플부분(CC)의 레이아웃의 일례와 레이아웃도안의 A-A'간의 단면도의 일례를 설명한다. 센스앰프블록(SAB), 서브 워드 드라이버(SWD), 서브메모리 어레이(SMA) 부분의 상세한 단면구성에 대해서는, 다음에 도 3을 이용하여 설명한다. 본 발명의 센스앰프는 크로스 커플부분 (CC)을 구성하는 P+게이트 PMOS(Qp 0, Qp 1)과 N+게이트 NMOS(Qn 0, Qn 1)에 각각 주변회로(peri)의 트랜지스터에 비하여 게이트산화막두께는 비등하지만, 채널주입량, 즉 트랜지스터 채널영역의 채널불순물농도가 작은 트랜지스터를 이용하는 것을 특징으로 하고 있다. 즉, 크로스커플부분(CC)과 주변회로(peri)의 불순물농도의 대소관계는, p(SA 1) < p(peri), n(SA 1) < n(peri)으로 되어 있다. 또한, 이들 크로스커플부분(CC)에 인접하는 트랜지스터와의 채널 불순물 농도의 대소관계는 p(SA 1) < p(SA 2), n(SA 1) < n(SA 2)로 되어 있다.
다음에서 본 발명에서 이용되고 있는 P+게이트(PMOS), N+게이트(NMOS)에서 소채널 주입의 트랜지스터에 대해서 설명한다. 우선, 트랜지스터의 게이트재료에 대해서 기술한다. 도 1(b), (c)에 나타난 바와 같은, P+ 폴리실리콘 게이트 P+poly의 P+게이트(PMOS)와 N+폴리실리콘 게이트(N+poly)의 N+게이트(NMOS)와 같이 게이트 극성과 채널안의 캐리어의 극성을 동극성으로 하면, 채널이 실리콘기판안의 게이트 바로 아래에 형성되는 이른바 표면채널이 된다. 종래의 DRAM에서 이용되고 있던 바와같은 게이트재료의 극성과 채널재료와 다른 것은 매입채널이 된다. 표면채널의 트랜지스터는 매입채널 트랜지스터에 비하여 전류구동력이 크고, 단채널 특성도 양호하다.
다음으로 도 2를 이용하여 채널주입의 일례에 대해서 기술한다. 도 2에는 본 발명의 크로스 커플부분(CC)의 PMOS(Qp 0(채널 영역은 NINP(SA 1))과 센스드라이버의 PMOS(Qp 2(채널영역은 NINP(SA 2))의 단면도의 일례(a), PMOS에 관한 기판깊이방향(Depth)에 대한 채널불순물분포(n) 관계의 일례(b)와, PMOS에 관한 채널안의 불순물농도(n)와 한계치(Vth : 그래프의 Y축) 및 한계치분산(DVth; 그래프안의 에러 바(error var)의 길이로서 나타낸다)의 관계의 일례(c)를 간단하게 나타낸 것이다.
도 2A에서 게이트는 P+ 폴리실리콘 게이트 P+poly이고, 그위에 게이트배선 저저항화를 목적으로 하여 금속인 텅스텐(W)이 적층되어 있다. 또한, L(P)는 PMOS 트랜지스터확산층의 P형 반도체영역에서 트랜지스터의 소스·드레인영역으로 이루어져 있다. n(SA 1), n(SA 2)는 도 1과 동일하게, PMOS채널 불순물농도를 나타내고 있다. 도 2B에 있는 바와 같이 채널 주입량 및 주입방법에 의해, 도 2A에 나타난 트랜지스터 채널의 기판깊이방향(Depth)으로 분포하는 불순물의 농도와 그 피크값이 결정된다. 이것이 채널불순물농도이고, 트랜지스터특성을 나타내는 한계치전압을 결정하는 파라미터이다. 도 2B에서 채널불순물 농도는 채널불순물분포의 피크값인 n(SA 1) 및 n(SA 2)이다.
또한, 불순물농도 한계치의 관계는 도 2C에 나타난 바와 같이, 불순물농도가 낮고 즉, 채널주입량이 작은 트랜지스터일 수록 한계치전압이 낮다. 예를들면, P+게이트(PMOS)에 있어서 비소(As) 혹은, 인(P)을 불순물로서 채널에 도입하면, 채널불순물농도가 약 1 ×1018cm-3에서는, 한계치가 약 0.2V 정도이지만, 채널주입량을 감소하면 -0.1V가 된다(PMOS이기 때문에, 실제 한계치와 부호를 반전하고 있다. 또한 도 2C에 나타난 바와 같이, 채널불순물 농도를 낮게 하면, 한계치의 분산량 DVth 도 저감한다. 이 채널안의 불순물농도 한계치 분산의 관계에 대해서는, [문헌 2]의 (4. 64)식으로 기재되어 있고, 채널주입량을 감소하는 것에 의해, 채널주입기인의 트랜지스터의 한계치분산을 저감할 수 있다.
이와같이, N+게이트(NMOS), P+게이트(PMOS)에서는 채널주입, 즉 채널불순물농도를 낮게하는 것에 의해, 한계치를 저감할 수 있다. 즉, 저한계치와 한계치분산의 저감을 양립가능하다. 한편, 종래의 N+게이트(NMOS)에서는 도 2C에 나타나는 바와 같이 채널불순물농도를 낮게 하면 한계치가 높아진다. 즉, 저전압 동작에 필요한 저 한계치트랜지스터를 실현하기에는 채널불순물농도를 내리는 것이 불가능하기 때문에 한계치분산을 저감하는 것이 불가능하다.
상기에서, 채널불순물 농도를 저하한 N+게이트(NMOS), P+게이트(PMOS)를 이용하면, 한계치가 너무 낮아 트랜지스터의 오프전류가 증가하고, 서브임계값(Subthreshold)리크전류에 의해 스탠바이전류가 증가하는 경우가 있다. 이 경우는, 크로스커플부분(CC)의 PMOS(Qp0, Qp1)의 기판전압(VBP)을 데이터선 진폭전압(VDL)보다도 높게 설정하여, 기판바이어스 효과에 의해 한계치를 보상하는 것이 가능하다. 동일하게, 크로스커플부분(CC)의 NMOS(Qn0, Qn1)의 기판전압(VBN)을 접지전위(VSS)보다 낮게 설정하는 것으로, 기판바이어스 효과에 의해 한계치값을 보상 할 수 있다. 상기에 의해, 리크전류가 저감할 수 있는 것도 특징이다. 또한, 리크전류가 문제가 되지 않는 경우에는 고속동작을 위하여 기판전압이 인되지 않는 구성으로 하는 편이 용이하다. 기판전압은 도 3에 나타난 서브메모리어레이(SMA) 주변의단면구성에 의해 제한된다.
다음으로 도 3을 이용하여, 본 발명에 적용되는 서브워드 드라이버(SWD)와 센스앰프 블록(SAB)과 서브메모리 어레이(SMA)를 포함하는 단면구조의 일례에 대해서 설명한다. 메모리셀(MC)의 트랜지스터는 NMOS로 구성되어 있다. NMOS 는 게이트전극에 N+ 폴리실리콘층을 포함하고 있는 N+ 폴리실리콘 게이트(N+ Poly)이다. 또한, 본 예에서는, 게이트저항저감을 목적으로 그 상층에 금속층, 예를들면 텅스텐(W)을 배치하고 있다. PMOS에서는, 게이트전극에 P+ 폴리실리콘층을 포함하고 있는 P+ 폴리실리콘게이트(P+ Poly)이다. NMOS와 동일하게 그 상층에는, 텅스텐막(W)의 금속층이 배치되어 있다. SG1는 소자분리영역으로 확산층간을 절연하기 위한 산화막이다.
본 발명에 가장 바람직한 구성인 도 3A의 구성에서는, 서브메모리 어레이(SMA)의 메모리셀 트랜지스터의 기판영역인 P형 반도체영역(PWELL(SMA))과, 센스앰프 블록(SAB)의 NMOS의 기판영역인 P형 반도체영역(PWELL(SA))이 전기적으로 접속되고, 하나의 영역을 구성하고 있다. 서브메모리어레이 기판영역(PWELL(SMA))과 센스앰프(NMOS) 기판영역(PWELL(SA))간을 전기적으로 분리하고 있지 않기 때문에, 분리영역의 구분만큼 면적저하가 가능하다. 상기에 의해, 센스앰프 NMOS 기판영역(PWELL(SA))은 서브메모리어레이 기판영역(PWELL(SMA))와 비등한 전압, 예를들면 VBB로 설정된다. 서브메모리어레이 기판영역(PWELL(SMA))의 기판깊게 깊이N형 반도체영역(DWELL)이 배치된다. 상기에 의해, 서브워드 드라이버(SWD)의 PMOS의 기판영역인 N형 반도체영역(NWELL(SWD))과 센스앰프 블록(SAB)의 PMOS의 기판영역인 N형 반도체영역(NWELL(SA))가 전기적으로 접속된다. 서브워드드라이버(SWD)에서는 PMOS의 기판전압을 워스선 승압전압(VPP) 이상으로 할 필요가 있기 때문에, 센스앰프(PMOS) 기판영역(NWELL(SA))의 전압도 서브워드 드라이버(PMOS) 기판영역(NWELL(SWD))와 비등하게 VPP이상으로 설정된다. 즉, 본 구성에서는 센스앰프의 NMOS의 기판전압 VBN은 메모리셀과 비등한 VBB로 PMOS의 기판전압 VPP는 VPP이상으로 각각 설정된다.
도 4에 의해 본 발명을 실시한 센스앰프의 회로구성의 일례를 설명한다. 좌 우의 서브메모리어레이(SMA)에 접속되어 있는 데이터선쌍(D1t와 D1b, ..., Dnt와 Dnb)는 센스앰프 블록(SAB)내에 있어서, 각각 크로스커플부분(CC)의 트랜지스터에 접속된다.
우선, 센스앰프블록(SAB)내의 회로구성에 대해서 설명한다. 프리챠지회로(PC)는 스탠바이상태에 있어서, 프리챠지제어신호(PCS)에 의해 데이터선쌍을 프리챠지 레벨, 통상은 데이터선진폭의 1/2인 프리챠지전위(VBLR)로 설정하기위한 회로도이고, 예를들면, 도에 나타난 바와 같은 데이터선간을 단락하는 MOS와 데이터선과 VBLR을 접속하는 스위치로 구성된다. 입출력게이트회로(IOG)는 데이터선과 메모리어레이외부로 데이터의 입출력을 실행하는 부분이다. 예를들면, 도와 같은 데이터선과 입출력선(IOT, IOB)와의 사이의 컬럼선택선(YS1, ....., YSn)에서 제어되는 NMOS로 구성된다. 센스앰프의 양측에 배치되는 쉐어게이트제어신호(SHRL) 및 쉐어게이트회로(SHR)는 쉐어게이트제어신호(SHRL 및 SHRR)에 의해 센스앰프양측에 있는 서브메모리어레이(SMA)의 어느 하나를 크로스커플부분(CC) 트랜지스터에 접속하기위한 선택스위치이다. 예를들면 도면과 같은 NMOS의 트랜스퍼형 스위치로 구성된다.
센스앰프 크로스커플부분(CC)은 메모리셀(MC)로부터 독출한 미소신호를 데이터선 진폭까지 증폭하기 위한 회로로, 도 4에 나타나는 바와 같은 상호 교차결합한 각각 두개의 NMOS(Qn 0, Qn 1), PMOS(Qp 0, Qp 1)이 자주 이용된다. 크로스 커플부분(CC)은 PMOS측 커먼소스선(CSP)과 NMOS측 커먼소스선(CNS)에 의해 구동된다. 각각의 커먼소스선(CSP, CSN)은 센스앰프내에 복수분산 배치된 센스드라이버(SADP, SADN)에 의해 구동된다. 또한, 이들 센스드라이버(SADP, SADN)은 크로스지역(XA)에 각각 하나만 배치하는 구성도 가능하다. PMOS의 Qp 2 및 NMOS의 Qn 2는 각각 센스앰프활성화신호(SP, SN)에 의해 활성화되고 커먼소스선을 구동한다. 또한, 커먼소스선(CSP, CSN)은 스탠바이상태에 있어서 데이터선 프리챠지 제어신호(PCS)에 의해 제어되고, 서브워드 드라이버블록(SWDB)와 센스앰프 블록(SAB)의 교차영역인 크로스영역(XA)에 배치된 커먼소스선 프리챠지회로(CSPC)에 의해 VBLR에 프리챠지된다.
이상, 프리챠지회로(PC), 입출력카드회로(IOG) 쉐어게이트회로(SHR), 센스 드라이버(SADN)의 NMOS트랜지스터의 채널영역은 PINP(SA 2), 크로스커플부분(CC)의 NMOS트랜지스터의 채널영역은 PINP(SA 1)이다. 또한, 센스드라이버(SADP)의 PMOS트랜지스터의 채널영역은 NINP(SA 2), 크로스커플부분(CC)의 PMOS트랜지스터의 채널영역은 NINP(SA 1)이다.
다음으로 도 5를 이용하여, 본 회로구성의 동작의 일례에 대해서 설명한다. 뱅크액티브 신호에서 데이터선쌍의 프리챠지를 제어하고 있는 프리챠지제어신호(PCS)가 VPP 혹은, VLD 이상의 전위에서 VSS로 천이한다. 상기와 거의 동시에, 독출하는 서브메모리어레이(SMA)를 선택하는 신호, 여기에서는, 좌측의 서브메모리 어레이(SMA)를 선탤하는 것으로 하면, 쉐어드 게이트제어신호(SHRR)의 신호가 VPP에서 VSS로 천이하고, 우측의 서부메모리어레이(SMA)가 센스앰프블록(SAB)에서 이탈된다. 그 후, 외부에서 입력된 어드레스(A0, ..., An), 혹은, 내부에서 발생시킨 어드레스가 후 기술하는 도 8에 나타나는 바와 같은 데이터회로에 의해 프리디코드되고, 또한, 그 프리디코드 신호가 또한, 메인워드 드라이버(MWD), 서브워드드라이버(SWD)등으로 디코드되는 것에 의해 워드선(WL)이 선택되고, 메모리셀(MC)에 보유유지되어 있던 데이터가 데이터선 D1t, D1b, ....표시된다. 이 때 데이터선간에 발생하는 미소신호가 독출신호량 △V이다.
또한, 충분하게 데이터가 독출된 후, NMOS측 센스앰프활성화 신호(SN)가 VSS에서 VDL 혹은, 그 이상 전압으로 천이하고, 그다지 동시에 PMOS측 센스앰프활성화신호(SP)가 VDL 혹은, 그 이상의 전압에서 VSS로 천이한다. 상기에 의해, 센스앰프 커먼소스선(CSN, CSP)는 각각 VSS, VDL로 접속되고, 데이터선(D1t, D1b,...는 독출신호량(△V)를 근거로 각각의 데이터선 진폭전압(VDL 고전위측)과 VSS(저전위측)으로 설정된다. 이 때, 독출신호량(△V)에 대해서, 센스앰프프로세스 컵부분(CC)의 트랜지스터의 한계치차를 △Vth로 하면 센스앰프가 실제로 감지하는 실효적인 신호량은 △V - △Vth가 된다. 본 발명에 의해 트랜지스터의 한계치분산이 저감되는 것으로,크로스커플부분(CC)의 페어MOS간의 한계치차(△Vth)가 작아진다. 상기에 의해, 실효신호량이 증가한다. 증폭종료 후, 센스앰프데이터 보유유지, 혹은 데이터독출, 기입등의 동작을 한다.
다음으로, 프리챠지동작의 일례를 설명한다. 프리챠지동작에서는 수선 워드선(WL)이 VSS로 설정되고, 그 후, 센 스앰프활성화신호(SP, SN)이 각각 VDL이상, VSS로 설정된다. 그리고, 프리챠지 제어신호(PCS)에 의해 데이터선이 프리챠지 레벨(VBLR)에 프리챠지된다. 그것과 동시에 메모리어레이 선택의 쉐어드제어신호(SHRR)가 상승하고, 센스앰프와 우측서브 메모리어레이(SAMA)가 접 속되어 스탠바이상태가 된다.
이 때, 하나의 워드선에서 독출되는 데이터패턴을 고려할 때에 센스앰프의 증폭시간이 가장 길어지는 최악의 케이스로 주목하는 센스앰프가 "L" 데이터를 읽고, 다른 전부의 센스앰프가 "H"데이터를 읽는 경우이다. 센스앰프의 활성화신호(SP, SN)의 구동타이밍이 동일한 경우, 구동력이 높은 NMOS가 먼저 증폭을 개시하고, NMOS를 취하여 게이트소스간 전압이 큰 "H" 데이터의 센스앰프쪽이 "L" 데이터센 스앰프보다 먼저 증폭된다. 그리하면 먼저 동작하고 잇는 대다수의 센스앰프의 전류에서 커먼소스전위가 변동하고, "L"데이터가 나오는 주목의 센스앰프로 인가되는 전압이 감소하고 증폭이 지연되버린다.
이와 같은 경우에는, 도 6에 일례를 나타내는 바와 같이, 센스앰프의 활성화신호(SP, SN)의 구동타이밍을 SP에 의해 PMOS측을 먼저 활성화(PMOS선행구동)하면, 주목의 센스앰프의 "L"데이터의 증폭시간이 단축되고, 이것은 구동력이 낮은 PMOS측을 먼저 구동하는 것으로, PMOS를 취하여 게이트소스간 전압이 큰 "L" 데이터의 증폭속도를 빠르게 하고, "H"데이터와 "L"데이터의 증폭시간의 차를 저감하는 것이 가능 하기 때문이다. 그러나, 이경우, 센스앰프에 있어서의 감지동작은 PMOS에 의해 실행되어지기 때문에, 크로스커플부분(CC)의 PMOS의 페어MOS의 한계치분산이 영향이 간다. 즉, 종래의 구성에서는 PMOS페어의 한계치분산이 크기때문에 PMOS선행 구동을 실 행하면 실효신호량이 감소하고, 오동작하는 위험이 있었다. 그러나, 본 발명을 이용하는 것에 의해, 크로스커플부분(CC)의 PMOS의 한계치분산이 저감되기 때문 에, PMOS선행을 실행하여도 오동작의 가능성이 작게되는 점에서 센스동작의 고속화가 가능 해진다.
다음으로, 도 7에 의해, 본 발명을 적용한 싱크로너스DRAM(SDRAM)의 일례에 대해서 설명한다. 각 회로블록은, 제어신호가 입력되는 타이밍신호생성회로(TG)에서 형성되는 내부제어신호의 타이밍동작이다. TG에 입력되는 제어신호에는 클록신호(CLK)의 타이밍으로 입력된다. 칩선택신호(/CS), 로우 어드레스 스트로브신호(/RAS), 컬럼어드레스 스트로브신호(/CAS), 기입이네이블신호(/WE)가 있다. 이들의 제어신호와 어드레스신호와의 조합은 커맨드로 칭한다. 클록이네이블신호(CKE)는 클록신호의 유효무효를 결정한다. 또한, 입출력 마스크신호(DQM)는 입출력단자(DQ0, ....., DQn)에서 입출력되는 데이터를 마스크하기 위하여 데이터입출력버퍼(I/OB)를 제어하기 위한 신호이다. VG는 SDRAM의 전압발생회로이고, 워드선 승압전압(VPP), 메모리어레이용의 기판전압(VBB), 메모리어레이전압(VDL), 주변회로전압(VCL)등의 각종 전위를 공급한다.
SDRAM에서는, 어드레스 입력단자(A0, A1, ...., An)에서 로우어드레스와 컬럼어드레스가 시분할로 입력되는 어드레스 멀티방식이 채용된다. 어드레스입력단자로부터 로우어드레스 버퍼(XAB)에 입력된 로우어드레스는, 도 1(a)의주변회로(peri)에 배치되고, 예를들면 도 8A에 일례를 나타내는 바와 같은 도 8B에 나타내는 인버터(INV 0, INV 1, INV00, ....)와 도 8C에 나타나는 낸드회로(NAND)를 이용한 디코더회로에 의해, 입력로우어드레스(Ai) 와 Ai + 1이 로우어드레스 디코더(X-DEC)로 해독되고 프리디코드신호(RF00, RF01, RF03)가 생성된다. 도 8에 나타는 디코더부분의 회로에서는, 트랜지스터의 한계치값이 기판바 이어스 효과에 의해 상승하는 것을 회피하기 위하여, 기판전압은 NMOS, PMOS와 함께 소스전위와 동일하다. 즉 NMOS에서는, VSS(0V), PMOS에서는 VCL전위이다. 동일한 방식으로는 다른 어드레스에서 생성되는 다른 프리디코드신호를 이용하여 하나의 메모리어레이(MA)안의 특정워드선이 선택된다. 상기에 응하여 1워드분의 메모리셀이 선택상태가 된다. 계속하여, 컬럼어드레스가 컬럼어드레스 버퍼(YAB)에 입력되면 도 1의 주변회로(peri)에 배치되어 있는 컬럼어드레스 디코더(Y-DEC)에 의해, 독출 또는 기입을 실행하는 메모리셀이 또한 선택된다. 또한, SDRAM은 통상 버퍼어드레스에서 지정되는 복수의 메모리어레이(또는 메모리뱅크)를 갖지만, 이 도에서는 하나의 메모리어레이(MA(BANK 0))만을 대표적으로 나타내었다.
도 9에 일례를 나타내는 바와같이, 본 발명이 적용되어 DRAM의 하나의 뱅크에서는, 로우어드레스에서 워드선을 선택하는 로우어드레스 디코더(X-DEC)와 컬럼어드레서 데이터선을 선택하는 컬럼어드레스 디코더(Y-DEC)가 포위된 복수의 메모리영역으로 이루어지고, 그 메모리영역은 매트릭스형으로 배치된 복수의 서브메모리어레이(SMA)를 포함한다. 특히 제한되지 않지만 이 메모리어레이는, 계층워드선방식을 채용하고, 메모리어레이(MA)의 한변에는 메인워드 드라이버열(MWD)이 배치된다. 메인워드 드라이버열(MWD)에 접속되는 메인워드선은 복수의 서브메모리어레이(SMA)로 걸쳐지도록 상층의 금속배선층으로 설치된다. 또한, 컬럼 방향의 선택은, 컬럼어드레스 디코더(Y-DEC)에서 출력되는 복수의 컬럼선택선(YS)이 복수의 서브메모리어레이(SMA)로 걸쳐지도록 설치되는 공통의 Y디코더방식이 채용된다. 여기에서, 서브메모리어레이(SMA)는 복수의 서브워드 드라이버(SWD)로 이루어지는 서 브워드드라이버 블록(SWDB)과 복수의 센스앰프회로로 이루어지는 센스앰프 블록(SAB)으로 포위된 최소메모리 어레이블록을 나타내고 있다.
이상, 본 실시형태 1 구성에 있어서의 이점은, 이하와 같다. (1) 채널주입 트랜지스터를 크로스커플부분(CC)의 트랜지스터로서 이용하는 것에 의해 한계치분산이 저감되고, 페어MOS간의 한계치차가 작아지고 실효신호량이 증가하고,안정한 데이터의 감지·증폭동작이 가능하다. (2) 메모리셀 커패시터용량이 작은 비트와 메모리셀 트랜지스터에 있어서의 리크전류가 많은 비트등, 독출신호량이 작은 비트가 선택된 경우의 소신호량을 정확하게 읽는 것이 가능 해지고, 불량비트를 감소할 수 있고, 수율향향에 연결된다. (3) 기판바이어스를 인가하는 것에 의해, 한계치전압이 상승하고, 센스앰프 보유유지상태에서의 리크전류를 억제가능하다. 또한, 센스드라이버의 P+게이트(PMOS Qp2), N+게이트(NMOS Qn2)에는 통상 채널주입량의 트랜지스터를 이용하는 것으로 스탠바이상태에서의 리크전류가 저감가능하고, 소비전력을 저감할 수 있다. (4) 도 3A의 구성을 이용하는 것으로 센스앰프 블록(SAB)의 NMOS 기판영역을 서브메모리어레이(SMA)의 기판영역과 공통으로 하는 것에 의해, 분리영역이 불필요지고 레이아웃 면적이 작아지며 칩면적을 삭감할 수 있다.
또한, [문헌 3], [문헌 4]에는 P+게이트(PMOS), N+게이트(NMOS)를 이용한 두종류의 게이트 센스앰프의 기재는 있지만, 채널주입량과 한계치전압의 관계에 주목하여 이 채널주입량을 고려한 기술을 없다.
(실시형태 1의 변형예)
또한, 제 1 실시형태 1의 변형예에 대해서 상기 기술한 도 3을 이용하여 설 명한다.
제 1 실시형태 1의 단면구조로서, 도 3A를 대신하여 도 3B로 하는 것도 가능하다. 도 3B의 단면도에서는 A의 구성과 비교하여 레이아웃면적이 커지지만, 서므메모리어레이기판영역(PWELL(SMA))과 센스앰프(NMOS) 기판영역(PWELL(SA))이 분리되어 있고, 전위를 독립으로 설정가능한 것이 특징이다. 본 구성에 있어서의 효과는, 제 1 실시형태 1의 효과(1), (2), (3)에 부가하여, 센스앰프의 NMOS의 기판전압(VBN)을 VSS로 하는 것으로 기판바이어스 효과에 의한 한계치 상승을 억제하고, 고속동작이 실현되는 이점이 있다.
다른 제 1 실시형태 1의 변형예로서, 제 1 실시형태 1의 단면구조로서 도 3C로 하는 것도 가능하다. 도 3C의 구성에서는, 서브워드 드라이버(SWD)에 PMOS를 이용하지 않는 구성이다. 그로 인하여,DWELL 분리를 하는 경우 없이, 센스앰프(PMOS) 기판영역(NWELL(SA))의 전위를 데이터선 진폭전압(VDL) 이상의 임의전압으로 하는 것이 가능하다. 본 구성에 있어서의 효과는 제 1 실시형태 1의 효과(1), (2), (3)에 부가하여, 센스앰프의 PMOS기판전압(VBP)을 VDL로 하는 것으로 기판바이어스효과에 의한 한계치상승을 억제하고, 고속동작이 실현하는 이점이 있다.
또한, 다른 제 1 실시형태 1의 변형예로서, 단면구조를 3D로 하는 것도 가능하다. 도 3D의 구성은 도 3B와 도 3C의 조합으로, 서브워드 드라이버(SWD)에 PMOS를 이용하지않고, 서브메모리어레이 기판영역(PWELL(SMA))와 센스앰프(NMOS)기판영역(PWELL(SA))가 분리되어 있는 것이 특징이다. 그로인하여, 센스앰프의 NMOS 기 판전압(VBN)과 PMOS기판 전압(VBP)의 양측을 임의의 전압으로 설정할 수 있다. 본 구성에 있어서의 효과는 제 1 실시형태 1의 효과(1), (2), (3)과, 센스앰프의 NMOS의 기판전압(VBN)과 PMOS의 기판전압(VBP)를 각각 VSS, VDL로서 고속동작이 가능해지는 이점이 있다.
또한, 센스앰프부분의 변형예로서, 센스드라이버(SADP)를 NMOS로 구성하는 것도 가능하다. 이 경우, 센스앰프활성화 신호(SP)의 논리를 반전할 필요가 있다.
(실시형태 2)
다음으로 제 2 실시형태 2에 대해서 도 10을 이용 하여 설명한다. 도 10은 본 발명을 적용한 제 2 실시형태 2의 센스앰프의 부분을 나타내는 회로도이다.
제 2 실시형태 2에 있어서는, 도 10의 크로스커플부분의 일례의 회로구성에 나타나는 바와 같이, 상기 기술한 도 4의 크로스커플부분(CC)만큼을 도 10과 치환하는 것으로 한다. 그 외의 회로구성에 대해서는 상기 제 1 실시형태 1과 동일한 구성이다. 제 1 실시형태에서는 NMOS, PMOS와 함께, 채널주입량이 작은 트랜지스터를 이용하고 있었다. 본 구성에서는, NMOS N+게이트(NMOS(Qn0', Qn1')에 대해서는, 통상채널주입량의 트랜지스를 이용 하고, PMOS N+게이트(PMOS(Qn0', Qn1')만으로 채널주입이 작은 트랜지스터를 이용 하고 있다. 이것은, NMOS에 비하여 PMOS의 한계치분산이 크기 때문에, PMOS한계치분산만을 저감하는 것을 목적으로 하고 있다. 제 1 실시형태 1에 비하여, NMOS의 트랜지스터의 종류가 감소하기 때문에, 프로세스공정이 간략화되는 이점이 있다. 동일 동작의 파형도에 대해서는, 상기 도 4와 동일하다. 또한, 제 1 실시형태 1과 동일하게, 센스드라이버(SADP)를 NMOS 로 구성하는 것도 가능하다. 그 경우에는, 동작파형도의 도 5에 있어서 센스앰프활성화신호(SP)의 논리를 반전할 필요가 있다.
본 구성의 단면구성에 대해서 기술한다. 상기 제 1 실시형태 1과 동일한 도 3A의 구성에 있어서, PMOS(Qn0', Qn1')의 기판전압(VBP)을 각각 VPP(>VDL)와 한계치가 상승하도록 인가된다. 한편, NMOS에 대해서는, NMOS(Qn0', Qn1')의 기판전압(VBN)이 VBB(<VSS)를 이루고 있기때문에, 동작속도가 지연되지만, 데이터 보유유지상태의 리크전류를 저감할 수 있다.
본 실시형태 2의 구성의 이점은 이하와 같다. (1) NMOS와 PMOS를 비교하여 한계치분산이 큰 PMOS에 대해서 소채널주입(PMOS)을 적용하는 것에 의해, PMOS의 한계치분산을 억제할 수 있고, PMOS 페어간의 한계치차를 작게할 수 있고, 안정한 감지·증폭동작이 가능해진다. (2) NMOS에 대해서, 상기 제 1 실시형태 1에 비하여 트랜지스터의 종류가 작기 때문에 프로세스공정이 간략화되는 점이 있다. 그 외의 효과에 대해서는 상기 제 1 실시형태 1과 동일하다.
(실시형태 2의 변형예)
또한, 제 2 실시형태 2의 변형예로서, 단면구조를 도 3A로 대신하여 도 3B로 하는 것도 가능하다. 제 2 실시형태 2에서는 NMOS(Qn0', Qn1')에 관해서는, 통상 채널주입 트랜지스터이기 때문에, 비교적 한계치가 높으므로, 기판전압(VBN)을 VSS로 하는 것으로, 기판바이어스 효과에 의한 한계치상승을 방지하고, 고속동작이 가능하다.
다른 제 2 실시형태의 2의 변형예로서 단면구조를 도 3C로 하는 것도 가능하 다. 도 3C에서는, 본 구성의 이점은 제 1 실시형태 1의 이점(2), 제 2 실시형태 2의 이점(1), (2)에 부가하여, 센스앰프의 PMOS의 기판전압(VBP)을 VDL로 하는 것으로 고속동작이 가능해지는 이점이 있다.
또한, 다른 제 2 실시형태 2의 변형예로서, 단면구조를 도 3D로 하는 것도 가능하다. 본 구성의 이점은 제 1 실시형태 1의 이점(2), 제 2 실시형태 2의 이점(1), (2)에 부가하여, 센스앰프의 NMOS의 기판전압(VBN) 및 PMOS의 기판전압(VBP)을 각각 VSS, VDL로 하는 것으로 고속동작이 가능해지는 이점이 있다.
(실시형태 3)
다음으로, 제 3 실시형태 3에 대해서 도 11 ~ 도 13을 이용 하여 설명한다. 도 11은 본 발명을 적용한 제 3 실시형태 3의 센스앰프의 부분을 나타내는 회로도이고, 도 12는 제 3 실시형태 3의 동작을 나타내는 파형도이고, 도 13은 제 3 실시형태 3의 변형예의 센스앰프의 부분을 나타내는 회로도이다.
도 11에는 센스앰프 크로스커플부분(CC)과 커먼소스선(CSP, CSN)의 일례에 대해서만을 나타내고 있다. 그 외의 부분에 대해서는, 상기 기술한 도 4와 동일하다. 본 구성은, 상기 제1 실시형태 1의 센스앰프구성에 대해서, 센스동작의 일정기판, 데이터선 진폭전압(VDL)보다도 높은 오버드라이버전압(VDD)에서 센스앰프를 구동하는 오버드라이버방식으로 적용한 예이다. 제 1 실시형태 1에 비하여, 센스앰프를 고전압으로 구동하는 것에 의해 고속으로 증폭하는 것도 가능하다. 또한, 제 1 실시형태 1과 동일하게 크로스커플부분(CC)의 트랜지스터의 한계치분산을 저 감하고, 페어MOS간의 한계치차(△Vth)가 작아지기 때문에, 고속하며, 안정한 감지·증폭동작이 가능해진다.
도 11의 동작에 대해서 도 12를 이용하여 일례를 설명한다. 데이터선 프리챠지 종료 후 워드선(WL) 선택, 메모리셀(MC) 데이터독출까지는 상기 제 1 실시형태 1, 및 2와 동일하다. 독출데이터를 감지·증폭할 때에는 센스앰프활성화 신호(SN)를 VSS에서 VDL(혹은 VPP)에 천이하는 것으로, 센스드라이버(SADN)의 N+게이트(NMOS(Qn2)에서 커먼소스선(CSN)에 VSS가 공급된다. 상기와 거의 동시에, 센스앰프활성화 신호(SPI)를 VSS로부터 오버드라이브전압(VDD)에서 N+게이트(NMOS(Qn3)의 한계치분 이상 고전압, 예를들면 VPP에 천이하는 것으로, 오버드라이버(SADNP 1)의 Qn3에서 커먼소스선(CSP)에 오버드라이브전압(VDD)이 공급된다. 데이터선 고전위측에 데이터선 진폭전압(VDL)을 넘지않는 시간(△Vtp)에서 활성화신호(SP 1)는 VSS가 되고, 교대로 활성화신호 SP 2가 VPP에 천이한다. 상기에 의해, 커먼소스선(CSP)에는 반환드라이버(SADP 2)의 N+게이트(NMOS(Qn4)에서 데이터선 진폭전압(VDL)이 공급된다. 프리챠지동작은 상기 제 1 실시형태 1의 센스앰프활성화 신호(SP)를 반전한 것을 SP 2로 하는 것으로 동일하다고 볼 수 있다.
도 11에서는 센스드라이버의 오버드라이버(SADP 1) 및 복수드라이버(SADP 2)는 NMOS에서 구성되어 있기 때문에, 각각의 센스앰프활성화신호(SP 1, SP 2)는 활성화 할 때 논리가 상기 제 1 실시형태 1의 활성화신호(SP)와 반전하고 있다. 또한, 이 NMOS는 채널주입량이 작은 NMOS라도 용이하고, 통상 채널주입량의 NMOS에서도 용이하다. 채널주입량이 작은 NMOS로 하면 한계치가 낮아지고, 특히 SADP 1에 있어서는 오버드라이브의 효과가 보다 현저하고 고속동작이 가능해지는 이점이 있다. 소 채널 주입트랜지스터를 이용 하여도, 스탠바이상태에서는 게이트·소스간 전압이 마이너스 전압이 되기 때문에 리크전류는 억제되고, 소비전류에 대해서는 문제가 되지 않는다. 한편, SADN의 Qn 2에 대해서는, 스탠바이상태에서 게이트·소스간 전압이 0V이므로, 서브임계값리크전류를 저감하기 위하여 통상 채널주입량의 트랜지스터를 이용하는 것이 용이하다.
또한, 본 구성의 변형예로서, 도 13에 일례를 나타나는 바와 같이, 오버드라이버(SADP 1)를 PMOS의 NMOS P+게이트(PMOS(Qn3)에서 구성하는 방식이다. 이 경우에는 센스앰프활성화 신호(SP 1)를 도 12와는 반전한 제 1 실시형태 1과 동일하게 할 필요가 있다. 또한, Qp3에는 스탠바이상태에서 리크전류를 저감하기 위하여 통상 채널주입량의 트랜지스터를 이용하는 것이 바람직하다. 또한, 이것과 동시에, 반환드라이버(SADP 2)를 PMOS에서 구성하는 방식도 있다. 그 경우에는, 센스앰프활성화 신호(SP 2)에는 도 12과는 반전한 신호로 할 필요가 있고, 트랜지스터에는 스탠바이상태에서 리크전류를 저감하기 위하여 통상 채널주입량의 트랜지스터를 이용 하는편이 용이하다.
본 구성의 단면구성에 대해서 기술 한다. 상기 제 1 실시형태 1과 동일한 도 3A의 구성에 있어서, 오버드라이버를 실행하기 때문에, 센스앰프의 PMOS의 기판전압(VBP)는 오버드라이브전압(VDD)이상으로 할 필요가 있다. 도 3A에서는 NMOS의 기판전압은 메모리셀 트랜지스터와 비등한 VBB에 PMOS의 기판전압은 VPP로 이루어지기 때문에, 함께 기판전압이 인가되는 구성을 이룬다. 그로 인하여, PMOS, NMOS 가 함께 한계치전압이 상승하고, 센스앰프 데이터 보유유지상태에서의 리크전류가 저감가능한 이점이 있다.
이상, 본 실시형태 3의 구성의 이점은, 이하와 같다. (1) 오버드라이브에 의해, 고속으로 증폭이 가능하다. (2) 크로스 커플부분(CC)의 트랜지스터에 소채널주입 트랜지스터를 이용 하는 것으로, 한계치분산이 저감되고, 안정한 감지·증폭동작이 실현된다. 특히, 고전압에서 급격하게 활성화되는 PMOS 한계치분산이 저감된다. (3) 메모리셀 커패시터의 용량의 소비트와, 메모리셀 트랜지스터에 있어서의 리크전류의 다비트등의 독출신호량이 소비트가 선택된 경우의 소신호량을 정확하게 읽는 것이 가능해지고, 불량비트를 감소할 수 있고, 수율향상에 연결된다. (4) 오버드라이브용 드라이브에 NMOS 혹은, 통상채널주입량의 PMOS를 이용하는 것으로 스탠바이상태에서 리크전류를 저감할 수 있다. (5) 센스앰프의 트랜지스터에 기판바이어스를 인가하는 것에 의해, 한계치전압이 상승하고, 센스앰프데이터보유유지상태에서 리크전류를 억제할 수 있다.
(실시형태 3의 실시예)
또한, 제 3 실시형태 3의 변형예로서, 단면구조를 도 3A를 대신하여 도 3B로 할 수 있다. 도 3B에서는 센스앰프의 NMOS의 기판전압(VBN)이 임의값이 가능하다. 본 구성의 이점은 제 3 실시형태 3의 이점(1), (2), (3), (4)에 부가하여, 센스앰프의 NMOS의 기판전압(VBN)을 VSS로 하는 것 으로 고속동작이 가능해지는 이점이 있다.
다른 제 3 실시형태의 3의 변형예로서 단면구조를 도 3C로 하는 것도 가능하 다. 이 경우, PMOS의 기판전압(VDD)이상의 전압이면 임의를 이룬다. 본 구성의 이점은 제 3 실시형태 3의 이점(1), (2), (3), (4)에 부가하여, 센스앰프의 PMOS의 기판전압(VBP)을 VDD로 하는 것으로 고속동작이 가능해지는 이점이 있다.
또한, 다른 제 3 실시형태 3의 변형예로서, 단면구조를 도 3D로 하는 것도 가능하다. 본 구성의 이점은 제 3 실시형태 3의 이점(1), (2), (3), (4)에 부가하여, 센스앰프의 NMOS의 기판전압(VBN) 및 PMOS의 기판전압(VBP)을 각각 VSS, VDD로 하는 것으로 고속동작이 가능해지는 이점이 있다.
(실시형태 3)
다음으로 제 4 실시형태에 대해서 도 14를 이용하여 설명한다. 도 14는 본 발명을 적용한 제 4 실시형태 4의 센스앰프의 부분을 나타내는 회로도이다.
도 14에는 센스앰프 크로스커플부분(CC)과 커먼소스선(CSP, CSN)의 일례만을 나타내고 있다. 그 외의 부분에 대해서는 상기 기술한 도 4와 동일하다. 본 구성은, 상기 제 2 실시형태 2의 센스앰프구성에 대해서, 센스 초기의 일정기간(△tp), 데이터선진폭전압(VDL)보다 높은 오버드라이브전압(VDD)에서 센스앰프를 구동하는 오버드라이브방식에 적용한 예이다. 제 3 실시형태 3과 상이점은, 센스앰프내에 오버드라이버(SADP 1)가 배치되고, 오버드라이버(SADP 1)는 센스앰프와 동일한 통상의채널주입의 N+게이트 (NMOS Qn 3)으로 구성되어 있다. 도한, 커먼소스선의 일단에 반환드라이버(SADP 2)가 배치되고, 반환드라이버(SADP 2)의 N+게이트 (NMOS Qn 4)도 센스앰프와 동일한 통상의 채널주입의 NMOS로 구성되어 있다. 제 3 실시형태 3과 동일하게, 제 2 실시형태 2에 비교하여 센스앰프를 오버드라이버(SADP 1) 의 Qn 3보다 고전압에서 구동하는 것에 의해, 고속으로 증폭하는 것이 가능하다.
또한, 제 2 실시형태 2와 동일하게 PMOS의 Qp 0, Qp 1만으로, 소채널주입량의 트랜지스터를 적용하는 것으로,NMOS와 비교하여 한계치분산이 큰 PMOS의 분산을 저감하고, 크로스커플(CC)의 페어 PMOS(Qp 0과 Qp 1)간의 한계치차 △th가 저감된다. 특히, 오버드라이브에 의해 PMOS가 급격하게 활성화되기 때문에, 본 발명은 효과적이다. 또한, 제 2 실시형태 2와 동일하게 제 1 및 제 3 실시형태와 비교하여 NMOS에 관하여 트랜지스터종류가 작기 때문에 트랜지스터제작공정이 간략화되는 이점도 있다.
또한, 도 14에서는, 오버드라이버(SADP 1)과 반환드라이버(SADP 2)가 함께 NMOS(Qn 3, Qn 4)로 구성되어 있다. 변형예로서, 오버드라이버(SADP 1)와 반환드라이버(SADP 2)의 어느한쪽, 혹은 쌍방을 PMOS로 한 동일한 효과가 있다. 예를들면, 오버드라이버를 PMOS로 한 경우, 센스앰프활성화신호(SP 1)의 논리를 상기 도12와 반전시킬 필요가 있다. 그 때의 PMOS에는 스탠바이상태에서의 리크전류를 저감하기 위하여, 통상채널주입량의 트랜지스터를 이용 하는 편이 바람직하다. 반환드라이버(SADP 2)를 PMOS에서 구성한 경우도 동일하다, 동작파형도는 상기 제 3 실시형태 3의 도 12와 동일하다.
또한, 오버드라이브를 실행하고 있기 때문에, 센스앰프의 PMOS의 기판전압(VBP)은 오버드라이브전압(VDD)이상으로 할 필요가 있다. 상기 제 1 실시형태 1과 동일한 도 3A의 단면구성에 있어서는 NMOS의 기판전압은 메모리셀 트랜지스터와 동일한 VBB로, PMOS의 기판전압은 VPP를 이루고 있기 때문에, 함께 기판전 압이 인가되는 구성이 된다. 그로 인하여, NMOS는 통상 채널주입의 트랜지스터이기 때문에 비교적 한계치가 높은 점에서, 기판 바이어스가 인가되므로 동작속도가 지연되지만, PMOS도 기판바이어스 효과에서 한계치전압이 상승하고, 센스앰프 데이터 보유유지상태에서의 리크전류가 저감가능한 이점이 있다.
이상, 본 실시형태 4의 구성에 이점은, 이하와 같다. (1) 오버드라이브에 의해, 고속으로 증폭가능하다. (2) 크로스 커플부분(CC)의 트랜지스터에 소채널주입 트랜지스터를 이용 하는 것으로, 한계치분산이 저감되고,안정한 감지·증폭동작이 실현된다. 특히, 고전압으로 급격하게 활성화되는 PMOS의 한계치분산이 저감된다. (3) 메모리셀 커패시터용량이 작은 비트와, 메모리셀 트랜지스터에 있어서의 리크전류의 다비트 등, 독출신호량이 작은 비트가 선택된 경우의 소신호량을 정확하게 읽는 것이 가능해지고, 불량비트를 감소할 수 있고, 수율향상에 연결된다. (4) 오버드라이브용 드라이버에 NMOS 혹은, 통상채널 주입량의 PMOS를 이용하는 것으로 스탠바이상태에서 리크전류를 저감할 수 있다. (5) 센스앰프의 트랜지스터에 기판바이어스를 인가하는 것에 의해, 한계치전압이 상승하고, 센스앰프 데이터보유유지상태에서 리크전류를 억제할 수 있다. (6) NMOS에 대해서 채널주입용의 마스크가 불필요지고, 상기 제 1 실시형태 1에 비하여 프로세스공정이 간략화되는 이점이 있다. 그 외의 효과에 대해서는 상기 제 1 실시형태 1과 동일하다.
(실시형태 4의 변형예)
또한, 제 4 실시형태 4의 변형예로서 단면구조를 도 3A를 대신하여 도 3B로 할 수 있다. 크로스 커플부분(CC)의 NMOS는 통상채널 주입트랜지스터이기 때문에, 비교적 높은 한계치이지만, NMOS의 기판전압(VBN)이 임의값이 가능하기 때문에, VSS로 하는 것으로 기판바이어스효과에 의한 한계치가 상승이 회피되기 때문 에, 고속동작이 가능해진다. 본 구성의 이점은 제 4 실시형태 4의 이점(1), (2), (3), (4), (6)에 부가하여, 센스앰프의 NMOS의 기판전압(VBN)을 VSS로 하는 것으로 고속동작이 가능해지는 이점이 있다.
다른 제 4 실시형태의 4의 변형예로서 단면구조를 도 3C로 하는 것도 가능하다. 본 예에서는, PMOS의 기판전압(VDD)이상의 기판전압은 임의이지만, PMOS의 기판전압(VPP)을 VDD로 하는 것으로 고속동작이 실현되는 한편, 데이터보유유지상태에서도, 기판바이어스가 인가되므로 리크전류를 저감할 수 있다. 이상, 본 구성의 이점은 제 4 실시형태 4의 이점(1), (2), (3), (4), (6)에 부가하여, 센스앰프의 PMOS의 기판전압(VBP)을 VDD로 하는 것으로 고속동작이 가능해지는 이점이 있다.
또한, 다른 제 4 실시형태 4의 변형예로서, 단면구조를 도 3D로 하는 것도 가능하다. 본 구성의 이점은 제 4 실시형태 4의 이점(1), (2), (3), (4), (6)에 부가하여, 센스앰프의 NMOS의 기판전압(VBN) 및 PMOS의 기판전압(VBP)을 각각 VSS, VDD로 하는 것으로 고속동작이 가능해지는 이점이 있다.
이상, 제 1 , 제 2, 제 3 및 제 4 실시형태에 있어서의 한계치의 일례를 이하에 나타낸다. 데이터선 고속전위측 전압(VDL)이 1.5V 이하가되면, 데이터선에 독출되는 신호량이 100mV ~ 200mV정도, 또한, 메모리어레이구성에 의해서는 100mV이하가 되기 때문에 본 발명은, 동작의 안정화점에서 효과가 있다. 또한, VDL = 1.2V로 한 저소비전력화의 데이터선 저진폭 메모리어레이에서는, 또한, 독출신호량 이 감소하기 때문에, 보다 큰 효과가 나타난다. 워드선 승압레벨(VPP)은 데이터선 고전위측 전압(VDL)에 메모리셀(MC)의 트랜지스터의 한계치 및 전류구동전압을 부가한 정도가 적당하고, 약 VDL + 1.7V이다. 또한, 오버드라이버전압(VDD)에 대해서는, 외부전압(VCC)과 직결하는 것으로, 데이터선 진폭이 1.5V이하의 저전압에 있어서도 고속의 센스앰프동작이 가능해진다.
본 발명이 특히 효과가 있는 프로세스 영역은, 데이터선 피치 혹은 워드선 피치 가운데, 작은 쪽의 1/2(여기에서는 최소가공수치법(F)로 호칭)에 대해서,가공분산이 발생하기 쉽고, 최소가공수치(F)에 근접한 게이트길이(Lg)를 크로스커플부분(CC)에 사용한 경우와 게이트가공 분산이 비교적 커지는 최소가공수치(F)가 0.15㎛이하의 초정밀가공, 위상에 의한 게이트가공 분산인 위상쉬프트법을 리소그래피에 이용하는 가공수치의 영역에 의해 효과가 있다.
또한, 채널 주입에 의한 불순물농도에 대해서는, NMOS, PMOS와 함께 통상 채널 주입트랜지스터의 채널불순물 농도가 ~ 1 ×1018㎝-3 전후에서 소채널 주입트랜지스터의 불순물농도는 그 절반에서 저감효과가 있다. 또한, 그 10분의 1이하의 1016㎝-3 대 정도로 하는 것에 의해 효과가 있다. 그 때에는, 한계치가 저하하기 때문에, 기판전압을 인가하는 것이 바람직하다.
(실시형태 5)
본 발명을, 또한 다른 반도체장치의 차동증폭 회로에 적용한 일례를 제 5의 실시형태 5로서 도 15에 나타낸다. 도 15는 본 발명을 적용한 차동증폭회로를 나 타내는 회로도이다.
도 15에 나타나는 일례의 차동증폭회로에서는 입력신호(VIN)에 대해서 참조전압(VRFF)을 기준으로서, 반전데이터를 출력하는 회로에서 자주 어드레스와 커맨드등 외부로부터 입력되는 신호를 판정하는 부분에 이용된다. фEN은 증폭회로를 활성화하는 신호이다. VOUT은 출력신호이다. 여기에서, PMOS의 P+게이트 PMOS(Qp 4, Qp 5)에 한계치차가 있으면 좌우의 부하가 언밸런스가 되고, 차동 동작부분인 NMOS의 동작에 영향을 준다. NMOS의 N+게이트 NMOS(Qn 5, Qn 6)에 한계치차가 있으면, 입력신호에 대한 판정처리에서 오동작하는 가능성이 있다. 또한, 오동작하지 않아도, 복수 차동증폭회로간에서 한계치분산이 있으면, 차동증폭회로간에서 동작속도의 분산이 이루어지고, 입력신호에 대해서 타이밍 한계를 크게취할 필요가 있고, 동작한계가 작아지는 문제가 있다.
상기에서 본 발명에 상기 트랜지스터에 소채널주입 트랜지스터를 적용하여, 한계치분산 및 페어MOS간의 한계치차를 저감한다. 또한, 소채널주입에 의해 저한계치를 이루고 있기 때문 에, PMOS(Qp 4, Qp 5)의 기판전압(VBP)을 VCL 이상, 예를들면 외부전압(VCC)과 DRAM에서는 워드선 승압전압(VPP)으로 하고, NMOS(Qn 5, Qn6)의 기판전압(VBN)을 VSS 이하 예를들면, DRAM이면 메모리셀(MC)의 트랜지스터기판전압(VBB)으로 하는 것으로 기판바이어스효과에서 한계치전압이 상승하고 데이터출력시의 서브임계값 리크전류를 저감 할 수 있고, 저소비전력화로 하는 것이 가능하다. 상기에 의해, 한계치분산을 저감하고, 차동증폭회로간의 동작속도의 분사 및 페어MOS간의 한계치차가 저감되고, 안정동작과 저소비전력화가 실현가능하다.
이상, 본 발명자에 의해 이루어진 발명을 그 실 시형태에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그요 지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
예를들면, 본 발명은 상기 제 1, 제 2, 제 3 및 제 4 의 실시형태에 기재한 센스앰프부분과, 상기 제 5 실시형태에 기재한 차동증폭회로만으로 한정되는 것은 아니고, 다른 차동증폭 회로와 자주 지연단계에 이용되는 CMOS 인버터회로에 있어서도, 본 발명을 이용하는 것에 의해 한계치분산저감에 의해 안정동작, 동작분산을 실현할 수 있다.
본 발명의 대표예를 종합하면, 이하와 같은 점이다.
(1) 복수의 워드선과 복수의 데이터선과의 교점에 설치된 복수의 메모리셀과, 상기 복수의 데이터선의 각각에 대응하여 설치되고, 교차결합된 P형 폴리실리콘을 게이트전극으로 하는 제 1 도전형의 제 1MISFET 쌍을 포함하는 복수의 센스앰프와, P형 폴리실리콘을 게이트전극으로 하는 상기 제 1 도전형의 제 2 MISFET를 포함하고, 상기 메모리셀중 어느하나를 선택하기 위한 디코더회로를 가지는 반도체장치에서, 상기 제 1 MISFET쌍 채널불순물농도가 상기 제 2 MISFET의 채널 불순물농도보다 낮은 것이 특징이다.
(2) 상기 (1) 반도체장치에 있어서, 상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측의 제 1 전위 또는 고전위측의 제 2 전위에 증폭하는 것이고, 상기 제 1 MISFET쌍의 기판전위인 제 3 전위는, 상기 제 2 전위보다 고전위인 것을 특징으로 한다.
(3) 상기 (1) 반도체장치에 있어서, 상기 센스앰프는 또한, 교차결합된 N형 폴리실리콘을 게이트전극으로 하는 제 2 도전형의 제 3 MISFET쌍을 갖추고, 상기 디코더회로는 또한, N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 4 MISFET를 갖추고, 상기 제 3 MISFET쌍의 채널 불순물농도가 상기 제 4 MISFET의 채널불순물농도보다도 낮은 것을 특징으로 한다.
(4) 상기 (3)의 반도체장치에 있어서, 상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측의 제 1 전위 또는 고전위측의 제 2 전위에 증폭하는 것이고, 상기 제 1 MISFET쌍의 기판전위인 제 3 전위는, 상기 제 2 전위보다 고전위인 것을 특징으로 한다.
(5) 상기 (3)의 반도체장치에 있어서, 상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측의 제 1 전위 또는 고전위측의 제 2 전위에 증폭하는 것이고, 상기 제 1 MISFET쌍의 기판전위인 제 3 전위는, 상기 제 2 전위보다 고전위인 것을 특징으로 한다.
(6) 상기 (5) 반도체장치에 있어서, 상기 제 4 전위는 상기 메모리셀을 구성하는 제 5 MISFET의 기판전위와 동등한 것을 특징으로 한다.
(7) 상기 (3)의 반도체장치에 있어서, 상기 복수의 메모리셀의 기판영역인 P형 도전형의 제 1 영역의 하측에는, N형 도전형의 제 2영역이 배치되고, 상기 제 1 MISFET쌍의 기판영역인 제 3 영역은, 상기 제 2 영역과 전기적으로 접속되고, 상기 제 3 MISFET쌍의 기판영역인 제 4 영역은, 상기 제 1 영역과 전기적으로 접속되어 있는 것을 특징한다.
(8) 상기 (1)의 반도체장치에 있어서, 상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측의 제 1 전위 또는 고전위측의 제 2 전위에 증폭하는 것이고, 상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위를 공급하기 위한 P형 폴리실리콘을 게이트전극으로 하는 상기 제 1 도전형의 제 6 MISFET를 갖추고, 상기 제 6 MISFET의 채널불순물농도는 상기 제 1 MISFET쌍의 채널불순물농도보다도 높은 것을 특징으로 한다.
(9) 상기 (8)의 반도체장치에 있어서, 상기 워드선은, 제 1 방향으로 연장하는 것이고, 상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고, 상기 제 6 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프에 배열되도록 복수배치되는 것을 특징으로 한다.
(10) 상기 (8)의 반도체장치에 있어서, 상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위보다도 높은 제 5 전위를 공급하기 위한 P형실리콘을 게이트전극으로 하는 상기 제 1 도전형의 제 7 MISFET를 갖추고, 상기 제 7 MISFET의 채널불순물농도는, 상기 제 1 MISFET쌍의 채널불순물농도보다도 높은 것을 특징으로 한다.
(11) 상기 (10)의 반도체장치에 있어서, 상기 워드선은, 제 1 방향으로 연장하는 것이고, 상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고, 상기 제 7 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프에 배열되도록 복수배치되는 것을 특징으로 한다.
(12) 상기 (3)의 반도체장치에 있어서, 상기 센스앰프의 각각은 대응하는 데 이터선 신호를 저전위측의 제 1 전위 또는 고전위측의 제 2 전위에 증폭하는 것이고, 상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위를 공급하기 위한 P형 폴리실리콘을 게이트전극으로 하는 상기 제 1 도전형의 제 8 MISFET를 갖추고, 상기 제 8 MISFET의 채널불순물농도는 상기 제 1 MISFET쌍의 채널불순물농도보다도 높은 것을 특징으로 한다.
(13) 상기 (12)의 반도체장치에 있어서, 상기 워드선은, 제 1 방향으로 연장하는 것이고, 상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고, 상기 제 8 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프에 배열되도록 복수배치되는 것을 특징으로 한다.
(14) 상기 (12)의 반도체장치에 있어서, 상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위보다도 높은 제 5 전위를 공급하기 위한 N형실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 9 MISFET를 갖추고, 상기 제 9 MISFET의 채널불순물농도는, 상기 제 1 MISFET쌍의 채널불순물농도보다도 높은 것을 특징으로 한다.
(15) 상기 (14)의 반도체장치에 있어서, 상기 워드선은, 제 1 방향으로 연장하는 것이고, 상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고, 상기 제 9 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프에 배열되도록 복수배치되는 것을 특징으로 한다.
(16) 상기 (10)의 반도체장치에 있어서, 상기 반도체장치는 또한, 상기 메모리셀의 기판영역인 P형 도전형의 제 1 영역과, 상기 제 1 영역의 하측에 배치되 는 N형 도전형의 제 2 영역을 갖추고, 상기 제 7 MISFET는 상기 제 2 영역위에서 상기 제 1 영역에 인접하고 또한, 전기력에 접속된 P형 도전형의 영역내에 형성되는 것을 특징으로 한다.
(17) 상기 (3)의 반도체장치에 있어서, 상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측의 제 1 전위 또는 고전위측의 제 2 전위에 증폭하는 것이고, 상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위를 공급하기 위한 N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 10 MISFET를 갖추고, 상기 제 10 MISFET의 채널불순물농도는 상기 제 3 MISFET쌍의 채널불순물농도보다도 높은 것을 특징으로 한다.
(18) 상기 (17)의 반도체장치에 있어서, 상기 워드선은, 제 1 방향으로 연장하는 것이고, 상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고, 상기 제 10 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프에 배열되도록 복수배치되는 것을 특징으로 한다.
(19) 상기 (1)의 반도체장치에 있어서, 상기 제 1 MISFET쌍의 채널내의 불순물농도가, 상기 제 2 MISFET쌍의 채널내의 불순물농도의 절반이하인 것을 특징으로 한다.
(20) 상기 (1)의 반도체장치에 있어서, 상기 제 1 MISFET쌍의 채널내의 불순물농도가 2.0 ×1017cm-3이하인 것을 특징으로 한다.
(21) 상기 (3)의 반도체장치에 있어서, 상기 제 3 MISFET쌍의 채널내의 불순 물농도가, 상기 제 4 MISFET의 채널내의 불순물농도의 절반이하인 것을 특징으로 한다.
(22) 상기 (3)의 반도체장치에 있어서, 상기 제 3 MISFET쌍의 채널내의 불순물농도가 2.0 ×1017cm-3이하인 것을 특징으로 한다.
(23) 상기 (1)의 반도체장치에 있어서, 상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측의 제 1 전위 또는 고전위측의 제 2 전위에 증폭하는 것이고, 상기 제 2 전위가 1.6V이하인 것을 특징으로 한다.
(24) 제 1 전위를 기판전위로 하고, P형 폴리실리콘을 게이트전극으로 하는 제 1 도전형의 제 1 MISFET와, 기판전위가 제 2 전위에서 N형 폴리실리콘을 게이트전극으로 하는 제 2 도전형의 제 2 MISFET를 포함하는 회로와, 게이트가 어느 하나의 드레인단자에 접소되고, 소스단자가 공통인 P형 폴리실리콘을 게이트전극으로 하는 상기 제1 도전형의 제 3 MISFET, 제 4 MISFET와, 게이트에 제 1 신호가 입력되고, 드레인단자가 상기 제 3 MISFET의 드레인단자에 접속되는 N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 5 MISFET와, 게이트에 제 2 신호가 입력되고, 드레인단자가 상기 제 4 MISFET의 드레인단자에 접속되고, 소스단자가 상기 제 5 MISFET와 공통으로 접속되어 있는 N형 폴리실리콘을 게이트전극으로 하는 상기 제2 도전형의 제 6 MISFET를 가지는 반도체장치에서, 상기 제 5 MISFET 및 상기 제 6 MISFET의 채널불순물농도가 상기 제 1 MISFET의 채널불순물농도보다도 낮고, 상기 제 5 MISFET 및 상기 제 6 MISFET의 기판전위가 상기 제 2 전위보다도 낮 은 것을 특징으로 한다.
(25) 상기 (24)의 반도체장치에 있어서, 상기 제 3 MISFET 및 상기 제 4 MISFET의 채널불순물 농도가 상기 제 1 MISFET의 채널불순물농도보다 낮고, 상기 제 3 MISFET 및 제 4 MISFET의 기판전위가 상기 제 1 전위보다 높은 것을 특징으로 한다.
(26) 상기(24) 또는 (25)의 반도체장치에 있어서, 상기 제 1 신호는 상기 제 1 신호보다도 낮고, 상기 제 2 전위보다도 높은 전위인 것을 특징으로 한다.
본 원에 있어서, 개시되는 발명가운데, 대표적인 것에 의해 구해지는 효과를 간단하게 설명하면 하기와 같다.
(1) 제 1 실시형태에서는, NMOS, PMOS와 함께, 한계치전압의 분산을 저감하여, 센스업에 있어서 안정된 감지 ·증폭동작을 실현한다. 구체적으로는, 센스앰프에 채널주입량을 감소한 트랜지스터를 이용 하는 것으로, 실효신호량을 감소시키는 한계치분산을 저감한다. 상기에 의해 소신호량의 데이터를 독출할 때에서도 실효신호량이 감소하는 경우 없이 센스앰프에 있어서 확실하게 감지·증폭하는 것이 가능하다. 또한, 소채널주입량에 의한 저한계치화에 대해서는, 기판전압을 인가하는 것으로 한계치를 보상하고, 리크전류를 저감하고, 센스앰프데이터 보유유지상태의 소비전력을 저감 할 수 있다.
(2) 제 2 실시형태 2에서는, 제 1 실시형태 1에 비하여, NMOS의 한계치분산 저감효과는 구할 수 없지만, 분산이 큰 PMOS에 관하여 본 발명을 적용하기 효과적 이다.
(3) 제 3, 제4 의 실시형태와 같이, 오버드라이브방식과 병용하는 것으로, 저전압에서의 고속 센스동작도 실현하는 것이 가능하다. 또한, 센스드라이버에는, 통상채널주입량의 트랜지스터를 이용 하는 것에 의해,스탠바이시에 리크전류를 저감하고, 저소비전력을 실현가능하다.

Claims (26)

  1. 복수의 워드선과 복수의 데이터선과의 교점에 설치된 복수의 메모리셀과,
    상기 복수의 데이터선의 각각에 대응하여 설치되고, 교차결합된 P형 폴리실리콘을 게이트전극으로 하는 제 1 도전형의 제 1 MISFET쌍을 포함하는 복수의 센스앰프와,
    P형 폴리실리콘을 게이트전극으로 하는 상기 제 1 도전형의 제 2 MISFET를 포함하고, 상기 메모리셀중 어느하나를 선택하기 위한 디코더회로를 가지는 반도체장치에서,
    상기 제 1 MISFET쌍 채널불순물농도가 상기 제 2 MISFET의 채널 불순물농도보다 낮은 것을 특징으로 하는 반도체장치.
  2. 청구항 1 에 있어서,
    상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측인 제 1 전위 또는 고전위측인 제 2 전위로 증폭하는 것이고,
    상기 제 1 MISFET쌍의 기판전위인 제 3 전위는, 상기 제 2 전위보다 고전위인 것을 특징으로 하는 반도체장치.
  3. 청구항 1 에 있어서,
    상기 센스앰프는 또한, 교차결합된 N형 폴리실리콘을 게이트전극으로 하는 제 2 도전형의 제 3 MISFET쌍을 갖추고,
    상기 디코더회로는 또한, N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 4 MISFET를 갖추고,
    상기 제 3 MISFET쌍의 채널 불순물농도가 상기 제 4 MISFET의 채널불순물농도보다도 낮은 것을 특징으로 하는 반도체장치.
  4. 청구항 3 에 있어서,
    상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측의 제 1 전위 또는 고전위측의 제 2 전위에 증폭하는 것이고,
    상기 제 1 MISFET쌍의 기판전위인 제 3 전위는, 상기 제 2 전위보다 고전위인 것을 특징으로 하는 반도체장치.
  5. 청구항 3 에 있어서,
    상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측인 제 1 전위 또는 고전위측인 제 2 전위로 증폭하는 것이고,
    상기 제 3 MISFET쌍의 기판전위인 제 4 전위는, 상기 제 1 전위보다 고전위인 것을 특징으로 하는 반도체장치.
  6. 청구항 5 에 있어서,
    상기 제 4 전위는,
    상기 메모리셀을 구성하는 제 5 MISFET의 기판전위와 동등한 것을 특징으로 하는 반도체장치.
  7. 청구항 3에 있어서,
    상기 복수의 메모리셀의 기판영역인 P형 도전형의 제 1 영역의 하측에는, N형 도전형의 제 2 영역이 배치되고,
    상기 제 1 MISFET쌍의 기판영역인 제 3 영역은, 상기 제 2 영역과 전기적으로 접속되고,
    상기 제 3 MISFET쌍의 기판영역인 제 4 영역은, 상기 제 1 영역과 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  8. 청구항 1 에 있어서,
    상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측인 제 1 전위 또는 고전위측인 제 2 전위로 증폭하는 것이고,
    상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위를 공급하기 위한 P형 폴리실리콘을 게이트전극으로 하는 상기 제 1 도전형의 제 6 MISFET를 갖추고,
    상기 제 6 MISFET의 채널불순물농도는 상기 제 1 MISFET쌍의 채널불순물농도보다도 높은 것을 특징으로 하는 반도체장치.
  9. 청구항 8에 있어서,
    상기 워드선은, 제 1 방향으로 연장하는 것이고,
    상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고,
    상기 제 6 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프로 배열되도록 복수배치되는 것을 특징으로 하는 반도체장치.
  10. 청구항 8 에 있어서,
    상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위보다도 높은 제 5 전위를 공급하기 위한 P형 폴리실리콘을 게이트전극으로 하는 상기 제 1 도전형의 제 7 MISFET를 갖추고,
    상기 제 7 MISFET의 채널불순물농도는, 상기 제 1 MISFET쌍의 채널불순물농도보다도 높은 것을 특징으로 하는 반도체장치.
  11. 청구항 10 에 있어서,
    상기 워드선은, 제 1 방향으로 연장하는 것이고,
    상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고,
    상기 제 7 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프로 배열되도록 복수배치되는 것을 특징으로 하는 반도체장치.
  12. 청구항 3에 있어서,
    상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측인 제 1 전위 또는 고전위측인 제 2 전위로 증폭하는 것이고,
    상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위를 공급하기 위한 N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 8 MISFET를 갖추고,
    상기 제 8 MISFET의 채널불순물농도는 상기 제 3 MISFET쌍의 채널불순물농도보다도 높은 것을 특징으로 하는 반도체장치.
  13. 청구항 12 에 있어서,
    상기 워드선은, 제 1 방향으로 연장하는 것이고,
    상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고,
    상기 제 8 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프로 배열되도록 복수배치되는 것을 특징으로 하는 반도체장치.
  14. 청구항 12 에 있어서,
    상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위보다도 높은 제 5 전위를 공급하기 위한 N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 9 MISFET를 갖추고,
    상기 제 9 MISFET의 채널불순물농도는, 상기 제 1 MISFET쌍의 채널불순물농 도보다도 높은 것을 특징으로 하는 반도체장치.
  15. 청구항 14 에 있어서,
    상기 워드선은, 제 1 방향으로 연장하는 것이고,
    상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고,
    상기 제 9 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프에 배열되도록 복수배치되는 것을 특징으로 하는 반도체장치.
  16. 청구항 10 에 있어서,
    상기 반도체장치는 또한, 상기 메모리셀의 기판영역인 P형 도전형의 제 1 영역과, 상기 제 1 영역의 하측에 배치되는 N형 도전형의 제 2 영역을 갖추고,
    상기 제 7 MISFET는 상기 제 2 영역의 위에서 상기 제 1 영역에 인접하고 또한, 전기적으로 접속된 P형 도전형의 영역내에 형성되는 것을 특징으로 하는 반도체장치.
  17. 청구항 3 에 있어서,
    상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측의 제 1 전위 또는 고전위측의 제 2 전위에 증폭하는 것이고,
    상기 반도체장치는 또한, 상기 센스앰프에 상기 제 2 전위를 공급하기 위한 N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 10 MISFET를 갖추 고,
    상기 제 10 MISFET의 채널불순물농도는 상기 제 3 MISFET쌍의 채널불순물농도보다도 높은 것을 특징으로 하는 반도체장치.
  18. 청구항 17 에 있어서,
    상기 워드선은, 제 1 방향으로 연장하는 것이고,
    상기 데이터선은, 상기 제 1 방향과 교차하는 제 2 방향으로 연장하는 것이고,
    상기 제 10 MISFET는, 상기 제 1 방향으로 연장하는 상기 복수의 센스앰프로 배열되도록 복수배치되는 것을 특징으로 하는 반도체장치.
  19. 청구항 1 에 있어서,
    상기 제 1 MISFET쌍의 채널내의 불순물농도가, 상기 제 2 MISFET의 채널내의 불순물농도의 절반 이하인 것을 특징으로 하는 반도체장치.
  20. 청구항 1 에 있어서,
    상기 제 1 MISFET쌍의 채널내의 불순물농도가 2.0 ×1017cm-3이하인 것을 특징으로 하는 반도체장치.
  21. 청구항 3 에 있어서,
    상기 제 3 MISFET쌍의 채널내의 불순물농도가,
    상기 제 4 MISFET의 채널내의 불순물농도의 절반이하인 것을 특징으로 하는 반도체장치.
  22. 청구항 3 에 있어서,
    상기 제 3 MISFET쌍의 채널내의 불순물농도가 2.0 ×1017cm-3이하인 것을 특징으로 하는 반도체장치.
  23. 청구항 1 에 있어서,
    상기 센스앰프의 각각은 대응하는 데이터선 신호를 저전위측인 제 1 전위 또는 고전위측인 제 2 전위로 증폭하는 것이고,
    상기 제 2 전위가 1.6V이하인 것을 특징으로 하는 반도체장치.
  24. 제 1 전위를 기판전위로 하고, P형 폴리실리콘을 게이트전극으로 하는 제 1 도전형의 제 1 MISFET와,
    기판전위가 제 2 전위에서 N형 폴리실리콘을 게이트전극으로 하는 제 2 도전형의 제 2 MISFET를 포함하는 회로와,
    게이트가 어느 하나의 드레인단자에 접속되고, 소스단자가 공통인 P형 폴리 실리콘을 게이트전극으로 하는 상기 제1 도전형의 제 3 MISFET, 제 4 MISFET와,
    게이트에 제 1 신호가 입력되고, 드레인단자가 상기 제 3 MISFET의 드레인단자에 접속되는 N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 5 MISFET와,
    게이트에 제 2 신호가 입력되고, 드레인단자가 상기 제 4 MISFET의 드레인단자에 접속되고, 소스단자가 상기 제 5 MISFET와 공통으로 접속되어 있는 N형 폴리실리콘을 게이트전극으로 하는 상기 제 2 도전형의 제 6 MISFET를 가지는 반도체장치에서,
    상기 제 5 MISFET 및 상기 제 6 MISFET의 채널불순물농도가 상기 제 1 MISFET의 채널불순물농도보다도 낮고, 상기 제 5 MISFET 및 상기 제 6 MISFET의 기판전위가 상기 제 2 전위보다도 낮은 것을 특징으로 하는 반도체장치.
  25. 청구항 24 에 있어서,
    상기 제 3 MISFET 및 상기 제 4 MISFET의 채널불순물 농도가 상기 제 1 MISFET의 채널불순물농도보다 낮고, 상기 제 3 MISFET 및 제 4 MISFET의 기판전위가 상기 제 1 전위보다 높은 것을 특징으로 하는 반도체장치.
  26. 청구항 24 또는 청구항 25 에 있어서,
    상기 제 1 신호는 상기 제 1 전위보다도 낮고, 상기 제 2 전위보다도 높은 전위인 것을 특징으로 하는 반도체장치.
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