KR20070012817A - 전자 회로 및 데이터 프로세싱 방법 - Google Patents

전자 회로 및 데이터 프로세싱 방법 Download PDF

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KR20070012817A
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capture
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KR1020067022949A
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안드레 케이 니에울란드
폴 비엘라게
리차드 피 클레이호르스트
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

전자 회로는 메모리 셀의 매트릭스와 같은 데이터 생성 회로(12)를 갖는다. 캡쳐(capture) 회로(14)는, 데이터 생성 회로의 선택된 부분이 캡쳐 회로의 입력을 구동하도록 한 후에 데이터 신호를 캡쳐하는 데이터 생성 회로(10)에 결합된 입력을 갖는다. 에러 검출 회로(15)는 캡쳐된 데이터 신호의 에러를 검출한다. 특정 데이터 신호의 에러의 검출에 응답하여, 에러 검출 회로는 리캡쳐(recapture)까지의 제 2 시간 간격 동안 캡쳐 회로(14)의 입력에서 특정 데이터 신호를 리캡쳐하도록 하여, 데이터 생성 회로(10)가 데이터 신호를 구동하도록 하며, 이 제 2 시간 긴격은 제 1 시간 간격보다 긴 지속 기간을 갖는다. 이는 확산으로 인해 발생할 수 있는 최악의 경우의 구동 속도를 고려하여 설계된 지속 기간을 이용하지 않고, 회로 부분(예를 들어, 메모리 셀)의 평균 구동 속도를 허용하는 제 1 시간 간격의 지속 기간을 선택할 수 있게 한다. 확산에 의해 야기된 에러는 캡쳐 회로의 입력을 구동하는 증대된 시간 간격으로 재판독함으로써 보정된다. 바람직하게, 제 1 시간 간격의 지속 기간은 사전 결정된 에러율이 평균적으로 발생하도록 조절된다.

Description

전자 회로 및 데이터 프로세싱 방법{ERROR CORRECTION IN AN ELECTRONIC CIRCUIT}
본 발명은 디지털 전자 회로에 관한 것으로 특히 하나 이상의 메모리 매트릭스를 포함하는 전자 회로에 관한 것이다.
에러의 방지는 집적 회로의 점점 중요한 설계 측면이 되고 있다. 미국 특허 제 6,360,346 호는, 예를 들어, 메모리 판독 동작 동안 에러를 정정하기 위해 어떻게 에러 정정 코드(ECC)가 사용될 수 있는지를 개시한다. 이러한 유형의 정정은 전형적으로 비트의 일부분만이 에러를 생성하며, 대부분의 비트는 메모리로부터 정확하게 판독될 것이라는 사실을 활용한다. 너무 많은 에러가 존재하면, 메모리 블록, 또는 심지어 회로 전체가 폐기된다.
집적 회로 내에는 많은 잠재적인 에러의 원인이 존재한다. 과거에는 메모리 내의 다수의 메모리 셀, 및 셀의 크기를 기술적으로 제조 가능하게 하는 한계로 축소할 필요성으로 인해 높은 수율로 에러가 없는 메모리를 생성하는 것이 곤란하였다. 반도체 피쳐 크기의 축소가 진행됨에 따라 각종 트랜지스터 내의 임플랜트된 원자 수에 있어 통계적인 확산이 새로운 에러의 원인으로 되고 있다. 전형적으로 이러한 유형의 에러는 전적으로 결함이 있는 메모리 셀을 초래하지는 않으나, 모든 셀에 부합하는 단일의 임계값을 발견하는 것을 불가능하게 한다. 미국 특허 출원 제 2002/0122344 호는 이러한 확산의 영향을 감소시키는 회로를 개시한다. 에러는 방지하기 어려움에도 불구하고, 에러를 정정하는 정정 기법을 이용하여, 다수의 결합이 있는 셀을 수용하는 것이 보다 효율적인 것으로 판명되었다.
속도는 전자 회로의 또 다른 중요한 성능 요건이다. 속도가 빨라질수록 초 당 보다 많은 연산이 실행될 수 있어, 전자 회로를 보다 유용하게 한다. 전자 회로의 최대 가능한 속도는 회로 내에서 신호를 전개하도록 하는데 필요한 시간에 의해 제한된다. 디지털 신호는 유한 레이트로만 변경할 수 있는 전압 및/또는 전류와 같은 아날로그 신호로 표시되어, 표시된 디지털값이 캡쳐될 수 있기 전에 전개할 신호에 대해 소정의 시간을 남기는 것이 필수적이다.
메모리는 이러한 요건의 예시를 제공한다. 메모리 매트릭스는 전형적으로 셀을 어드레싱하기 위한 워드선 및 메모리 셀의 로우 및 칼럼을 어드레싱하기 위한 비트선을 포함한다. 각 워드선은 로우에 대응하고, 각 로우의 셀은 제각기 비트선에 결합된다. 각 비트선은 칼럼에 대응하고, 각 칼럼의 셀은 제각기 비트선에 공통 결합된다. 감지 증폭기를 전형적으로 포함하는 캡쳐 회로는 비트선에 결합된다. 셀이 액세스될 때, 그 로우의 워드선 상의 신호는 셀이 그 칼럼의 비트선 상의 신호에 영향을 주게 만든다. 이러한 영향이 검출 가능한 신호로 전개하도록 하는 지연 이후에, 캡쳐 회로는 신호에 의해 결정된 상태로 래치하도록 트리거된다. 다수의 셀은 동일한 비트선에 결합되므로, 비트선 상의 신호에 대해 셀의 영향은 비교적 약해서, 이는 비교적 긴 지연을 이용하는 것이 필요하도록 만든다. 이것은 메모리 회로의 속도를 제한한다.
신호를 캡쳐될 수 있기 전에 전개하는데 충분한 시간을 제공할 필요성은 최대 가능한 속도에 대해 최대치를 설정한다. 개별적인 비트에 대해서만이 아니라, 전체 워드에 대해서, 다가올 예측 불가능한 출력 결과에 대해 신호가 캡쳐된다면, 이는 에러 정정 기법을 이용하는 것을 불가능하게 만든다. 따라서, 예를 들어, 요구된 신호 스윙(swing)을 감소시킴으로써, 또는 보다 강한 구동 회로를 이용함으로써, 신호 전개에 대응하는 캐패시턴스를 감소시키는 보다 적은 회로 규모를 이용함으로써, 요구된 시간을 최소화함에 있어 많은 작업을 들이게 된다.
그럼에도 불구하고 속도가 제한되어야 한다는 것은 피할 수 없다. 통상적으로 이것은 집적 회로, 또는 적어도 메모리의 클럭 속도를, 캡쳐의 개시 이전에 충분한 신호 전개를 허용하는 값으로 설정함으로써 행해진다. 알려진 콘텐츠를 갖는 참조 셀에 의해 야기되는 출력 신호 전개에 응답하여, 속도를 적절하게 설정하는 것이 또한 알려져 있다. 종래 기술에서 이러한 종류의 기법은 신호 전개를 위한 충분한 시간을 보장하도록 메모리 전체, 또는 적어도 메모리 셀 그룹에 대한 시간 참조로서 이용된다. 이 경우 메모리는 자체 계시성을 갖는다.
이러한 방식으로 최악의 경우의 시나리오가 속도를 결정한다. 각종 메모리 셀의 속도에 있어 통계적인 확산이 존재하면, 일부 셀은 다른 셀보다 저속으로 신호를 전개할 것이나, 그 셀에 대해 예측하는 것은 불가능하다. 따라서, 참조 셀 접근법은 다른 메모리 셀의 타이밍을 보다 덜 정밀하게 예측할 것이다. 에러의 과잉 발생을 방지하기 위해, 상기 속도는, 그 속도의 표준 편차의 수를 평균 셀에 대해 채택 가능한 속도 미만으로 설정해야 한다. 메모리가 클수록, 속도가 낮아지도록 설정해야 한다.
특히, 본 발명의 목적은, 낮은 에러율에 대해 최악의 경우의 설계에 의해 지정되는 속도보다 높은 평균 속도를 갖는 저 에러율로 수행할 수 있는 전자 회로를 제공하는 것이다.
특히, 본 발명의 목적은, 집적 회로의 최대 평균 동작 속도에 대해 임플랜트된 이온의 수에 있어 통계적인 확산의 영향을 감소시키는 것이다.
본 발명의 일 측면에 따른 회로가 청구항 1에 개시되어 있다. 이 회로는 데이터 신호를 생성하고 캡쳐하며, 이 캡쳐는, (어드레싱된 메모리 셀과 같은) 데이터 생성 회로가 캡쳐 회로의 입력을 구동하도록 허용되는 동안 제 1 시간 간격 이후에 개시한다(본 명세서에서 이용하는 바와 같이, 캡쳐는, 캡쳐 회로의 디지털 출력이 고정적으로 됨에 따라 그 입력 신호의 후속적인 전개에 의해 더 이상 영향 받지 않는다는 것을 의미함). 본 발명에 따르면 생성 및 캡쳐는 에러가 검출되거나, 또는 적어도 정정 불가능한 에러가 검출되는 경우 보다 긴 제 2 시간 간격으로 재시도된다. 메모리에서, 특히, (정정 불가능한) 에러가 검출되는 경우 어드레싱된 셀이 재차 어드레싱될 수도 있고, 셀로부터의 데이터는 어드레싱 이후의 제 2 시간 간격으로 캡쳐되거나, 또는 캡쳐 회로는 리세트되고 리세트로부터 해제 이후의 제 2 시간 간격 동안 구동될 수 있도록 한다.
연장된 지속 기간을 갖는 데이터의 리캡쳐(recapture)는 스루풋(throughput) 속도의 손실을 나타내지만, 첫 번째 판독 시의 과도한 속도로 인한 에러가 허용될 수 있으므로, 첫 번째 캡쳐에 대해 보다 짧은 지속 기간을 사용하는 것이 가능하다. 평균 스루풋 레이트의 결과로서, 초 당 생성될 수 있는 제어 데이터 신호의 수는 최악의 경우의 조건에 대해 허용하도록 제 1 시간 간격을 설정함으로써 성취될 수 있는 것보다 높다. 이것은 최대 가능한 캡쳐 속도의 통계적인 속도를 갖는, 메모리 샐과 같은 다수의 하위 회로를 갖는 회로에 대해 특히 유용하다. 이 경우 몇몇 하위 회로의 과도하게 낮은 속도를 보상하는데 보다 높은 평균 속도가 효과적으로 이용된다.
일 실시예에서, 데이터 신호에 에러가 검출되지 않은 경우 데이터 신호를 먼저 캡쳐하도록 사용된 제 1 시간 간격의 지속 기간은, 설정된 에러율이 발생하도록 조절된다. 따라서, 회로의 속도가 최적화될 수 있다. 다른 실시예에서 지속 기간은 정정 불가능한 에러의 설정된 (비영(non-zero)) 레이트로 조절되고/되거나 정정 불가능한 에러의 검출에 응답하여 연장된 지속 기간을 갖는 리캡쳐가 이용된다. 예를 들어, 특정 수의 에러가 허용될 수 있는 경우, 이것은 심지어 연장된 지속 기간을 갖는 리켭쳐 없이 저절로 이용될 수 있다. 병렬로 이용될 수 있는 복수의 메모리를 갖는 회로에서, 메모리 상에서의 데이터 분배는 각종 메모리에 의해 실현될 수 있는 각종 평균 속도에 맞추어질 수 있다. 보다 많은 데이터의 일부분이 보다 빠른 속도로 메모리에 저장될 수 있고, 보다 적은 데이터의 일부분이 보다 느린 속도로 메모리에 저장될 수 있다. 이러한 방식으로 평균 속도가 최적화될 수 있다.
적어도 에러 정정이 불가능한 경우, 또 다른 데이터 프로세싱 동안 리캡쳐된 데이터가 원래에 에러가 있는 데이터를 대신할 수 있다. 이것은, 예를 들어, 통상의 지속 기간을 갖는 후속하는 어드레스에 대한 데이터 캡쳐, 및 후속하는 어드레스에 대한 데이터에 따른 순서와 상관없이, 다른 프로세싱을 위한 그 원래의 위치에서 리켭쳐된 데이터의 삽입 사이의 연장된 지속 기간으로 데이터를 리켭쳐함으로써 실현될 수 있다. 대안으로서, 블록 기판 판독이 이용될 수 있으며, 에러를 포함하는 블록으로부터의 데이터는 블폭의 판독이 완료된 후에 리캡쳐된다.
본 발명의 이들 및 다른 목적 및 장점은 첨부하는 도면을 이용하여 보다 상세하게 기술될 것이다.
도 1은 전자 회로를 도시하고,
도 2는 판독 지연 및 평균 스루풋 사이의 트레이드오프를 도시하는 도면이다.
도 1은 메모리 매트릭스(12) 형태의 데이터 생성 회로, 어드레싱 회로(10), 감지 회로(14), 에러 정정 및 검출 회로(15), 타이밍 회로(16), 버퍼 메모리(17), 프로세싱 회로(18)를 포함한다. 어드레싱 회로(10)는 메모리 매트릭스(12)에 결합된 어드레싱 출력을 갖는다. 매모리 매트릭스(12)는 감지 회로(14)에 결합된 비트 선 출력을 갖는다. 감지 회로(14)는 에러 정정 및 검출 회로(15)에 결합된 디지털 출력을 갖는다. 에러 정정 및 검출 회로(15)는 타이밍 회로(16)에 결합된 제 1 제어 출력, 어드레싱 회로(10)에 결합된 제 2 제어 출력, 버퍼 메모리(17)에 결합된 데이터 출력을 갖는다. 타이밍 회로(16)는 어드레싱 회로(10) 및 감지 회로(14)에 결합된 타이밍 제어 출력을 갖는다. 버퍼 메모리(17)는 프로세싱 회로(18)에 결합된 출력을 갖는다.
동작 시에 어드레싱 회로(10)는 메모리 매트릭스(12) 내의 메모리 셀의 그룹에 대응하는 워드를 연속적으로 어드레싱한다. 어드레싱되는 경우, 그룹으로부터의 셀은 비트선 상의 신호 레벨에 영향을 주도록 비트선에 결합된다. 감지 회로(14)는 비트선으로부터 데이터를 캡쳐하여, 비트선 상의 신호를 디지털 값으로 변환한다. 에러 정정 및 검출 회로(15)는 디지털 값을 수신하고 이들 디지털 값의 에러를 검출하여 정정한다. 이를 위해 에러 정정 및 검출 회로(15)는 전형적으로 에러 정정 코드(ECC)를 활용하며, 이 에러 정정 코드(ECC)는 코드워드가 적어도 사전 결정된 수의 비트를 상호 다르게 하도록 선택된 멀티비트 코드워드의 세트를 정의한다. 셀 메모리 매트릭스(12)의 각 그룹 내에 저장된 데이터는 코드워드 세트로부터 선택된 워드를 나타냄에 따라, 에러가 없는 경우 에러 정정 및 검출 회로(15)에 출력된 디지털 값은 코드워드 세트로부터 선택된 코드워드에 대응한다. 그러나 에로로 인해 디지털 값은 선택된 코드워드와 상이할 수도 있다. 에러 정정 및 검출 회로(15)는 비트를 검출하고, 코드워드가 디지털 값과 상이한지를 판정한다. 이 코드워드는 에러 정정 및 검출 회로(15)가 버퍼 메모리(17)에 기입하는 디 코딩된 데이터 값에 대응한다. 프로세싱 회로(18)는 버퍼 메모리(17)로부터의 디코딩된 데이터 값을 판독하여 프로세스한다.
어드레싱 회로(10)는 명확성을 위해 개별적인 회로로서 도시되어 있으나, 어드레스는 실제로 프로세싱 회로(18)에 의해 선택될 수 있으며, 프로세싱 회로(18)는 어드레싱 회로(10)의 감지 부분에 있게 된다는 것을 이해해야 한다.
타이밍 회로(16)는 판독의 타이밍을 제어한다. 타이밍 회로(16)는 메모리 매트릭스(12) 내의 메모리 셀 그룹의 어드레싱 타이밍을 제어하는 어드레싱 회로(10)에 개시 신호를 제공한다. 타이밍 회로(16)는 감지 회로(14)에 캡쳐 신호를 또한 제공한다. 캡쳐 신호는 비트선으로부터의 신호가 데이터를 캡쳐하는데 언제 이용될지를 제어한다. 캡쳐 신호가 인가되는 방식은 감지 증폭기의 유형에 따라 달라진다. 예를 들어, 한 유형의 감지 증폭기(예를 들어, DRAM에 있어서 이용되는 것과 같은 감지 증폭기)는 캡쳐 신호에 의해 인에이블되는 한 썽의 교차 결합된 인버터로서, 비트선에 결합된 입력을 갖는 하나의 인버터, 참조 라인(도시하지 않음)에 결합된 입력을 갖는 다른 인버터로 이루어지는 인버터를 포함한다. 인에이블되는 경우, 이러한 감지 증폭기는 비트선 상의 개시 신호에 따라, 2개의 안정한 상태 중 하나로 감지 증폭기 자신을 구동한다. 이 경우 캡쳐는 인버터의 인에이블링을 트리거한다. 다른 유형의 감지 회로는 (전형적으로 증폭기 또는 비교기를 거쳐) 비트선에 결합된 입력을 갖는 래치를 포함한다. 이 경우 래치는 캡쳐 신호에 응답하여 클로(clocking)킹된다. 캡쳐 타이밍 신호를 이용하는 다른 유형의 감지 회로가 또한 가능하다. 각각의 경우 감지 회로는 캡쳐 신호에 의해 결정된 시점에서 비트선 상의 신호 또는 신호들에 의해 결정된 디지털 값을 캡쳐한다.
제안된 방법의 또 하나의 장점은 평균적으로 보다 짧은 시간 동안 비트선이 구동되므로 전력이 절약된다는 점이다. 따라서, 전압 스윙(swing)은 낮아져, 전력 소비가 적어진다. 감지 증폭기 및 준안정 래치는 전력을 또한 소모한다. 타이밍을 제어하는 경우, 감지 증폭기 및 래치는 바람직하게 지연에 의해 인에이블되어, 이들을 보다 긴 기간 동안 준안정 상태로 유지한다.
개시 신호 및 캡쳐 신호 사이의 지연의 지속 기간은 메모리의 사이클 주파수를 적어도 부분적으로 결정한다. 타이밍 회로(16)는 이전의 데이터 값을 캡쳐하는 캡쳐 신호를 생성한 후에 사전 결정된 시간 간격으로 어드레싱 회로(10)에 새로운 개시 신호를 인가한다. 따라서, 캐시 신호 및 캡쳐 신호 사이의 지연의 지속 기간이 길어질수록, 연속적인 개시 신호 사이의 사이클 시간이 길어진다.
타이밍 회로(16)는 대부분의 경우 비트선 상의 신호가 에러가 없거나, 적어도 에러 정정이 가능한 에러가 매우 적은 충분한 정밀도에 의해 캡쳐가 발생 가능하게 하는 레벨로 전개하는데 충분한 시간을 얻도록 캐시 신호 및 캡쳐 신호 사이의 지연의 지속 기간을 설정한다. 그러나, 이 지연은 신뢰 가능한 검출이 가능하게 하는데 충분히 큰 신호를 전개하는데 충분한 시간을 모든 셀이 획득하도록 하는 지속 기간으로 설정되지는 않는다. 셀 변환에 있어 임플랜트된 원자 수의 통계적인 확산은, 몇몇 셀의 구동 강도가 타이밍 회로(16)에 의해 결정된 지연 이후에 충분한 신뢰도로 캡쳐를 허용하도록 하는데 너무 약하게 된다는 영향을 줄 수 있다.
제 1 실시예에서, 에러 정정 및 검출 회로(15)는 어드레싱 회로(10) 및 타이 밍 회로(16)에 특정 데이터 값의 정정 불가능한 에러의 검출을 시그널링한다. 응답 시에, 어드레싱 회로(10)는 이러한 특정 데이터 값을 야기하는 메모리 셀 그룹을 리어드레싱한다. 타이밍 회로(16)는 이러한 셀 그룹의 리어드레싱 개시 및 감지 회로(14)에 의한 캡쳐 사이의 지연을 제어한다. 타이밍 회로(16)는 재판독하기 위한 이러한 지연을, 첫 번째 판독 동안 신호 값의 셀 어드레싱 및 판독을 위해 이용된 것보다 높은 값으로 설정한다. 에러 정정 및 검출 회로(15)는 증가된 지연으로 판독된 데이터 값을 수신하고 이를 원래의 판독 동작을 위한 데이터 값의 위치에서 버퍼 메모리(17)에 기입한다. 대안으로서, 에러가 있는 데이터 값의 어드레스가 메모리 셀의 선택된 그룹을 여전히 제어하는 경우, 리어드레싱은 생략될 수 있고, 리세팅 이후에 증가된 지연으로 감지 회로를 리세팅한 이후에, 재판독이 즉시 진행될 수 있다(알려진 감지 회로에서, 예를 들어, 리세팅은 비트선 및 감지 회로 사이의 접속을 디커플링하고 감지 회로의 입력 신호를 등화하는 것을 포함함. 리세트 이후, 등화가 중단되고 비트선은 감지 회로의 입력에 재차 결합되어, 새로운 감지 동작을 개시함.).
선택적으로, 연장된 지연으로 판독된 데이터 값은 판독된 메모리 셀로부터 다시 메모리 셀에 기입하도록 또한 이용된다. 과도하게 짧은 타이밍에 의해 에러가 야기되는 경우, 이것은 부가적인 장점을 제공하지 않으나, 타이밍 에러와 구별될 수 없는 다른 원인의 에러가 존재하는 경우, 다시 기입하는 것은 이들 에러의 재발생의 가능성을 감소시킬 수 있다.
전형적으로 프로세싱 회로(18)는 다중 워드의 패킷 내의 데이터 값을 프로세 스한다. 프로세싱 회로(18)는 일단 패킷에 대한 모든 데이터가 이러한 방식으로 성공적으로 판독되면 패킷의 프로세싱을 개시한다. 대안적으로, 버퍼 메모리(17)는 유효 데이터가 이용 가능하기 이전에 지연의 편차를 흡수하는 FIFO 버퍼와 같은 브리딩(breathing) 버퍼일 수도 있다. 이 경우 FIFO 버퍼가 가득 차 있다고 시그널링할 때, 낮은 에러율이 발생하면 메모리 매트릭스로부터의 판독을 일시 중지하는 것이 필수적일 수 있다. 다른 실시예에서 프로세싱 회로는 프레임이 사전 결정된 시점 이전에 생성될 필요가 있는 이미지 디코딩과 같은 기능을 수행하지만, 데이터 전송 이전의 지연 편차는 이들 시점 이전에 허용 가능하다. 이 경우 프로세싱 회로(18)에 의해 수행된 태스크는 상기 시점 이전에 일부 여분의 시간을 명목상 남기도록 설계될 수 있으며, 판독 에러가 발생하지 않는 경우, 프로세싱 회로(18)는 판독에 따른 단계에서 유지된다(즉, 재판독이 요구되는 경우 일시 중단함).
본 실시예에서는 트레이드 오프에 의존하고 있음을 이해해야 한다. 즉, 개시 신호 및 캡쳐 신호 사이의 지연을 감소시키면 초 당 수행될 수 있는 메모리 사이클의 수를 증가시긴다. 그러나 지연이 감소되는 경우 이것은 정정된 데이터를 판독하는데 필요한 부가적인(보다 긴) 사이클의 수를 증가시켜, 초 당 판독될 수 있는 데이터 값의 수를 감소시긴다.
도 2는 이러한 트레이드 오프를 도시한다. 메모리 매트릭스(12)로부터 판독하는데 사용된 통상의 사이클 시간 T의 함수로서 3개의 곡선이 도시되어 있다. 제 1 곡선(20)은 에러로 인한 재판독을 위해 필요한 사이클의 수를 도시한다. 여기서 이해할 수 있는 바와 같이, 높은 사이클 시간 T의 경우 에러가 거의 발생하지 않는 데, 그 이유는 가장 약한 메모리 셀이더라도 신뢰 가능하게 캡쳐되는데 충분히 큰 신호를 전개하기 위한 충분한 시간을 획득하기 때문이다. 따라서 재판독하기 위한 사이클 수가 적다. 사이클 시간이 감소함에 따라 제로 사이클 시간의 경우 모든 메모리 셀이 충분한 구동 강도를 가질 때까지, 증가하는 수의 메모리 셀은 불충분한 구동 강도를 갖는다. 따라서 재판독하기 위한 사이클 수는 감소하는 사이클 시간 T에 따라 증가한다.
제 2 곡선(22)(직선)은 에러가 발생하지 않는 경우 데이터를 판독하는데 필요한 통상의 사이클 시간을 도시한다. 제 3 곡선(24)은 통상의 사이클 시간이 가산되고, 재판독을 필요로 하는 메모리 셀의 일부분이 승산되며, 재판독을 위한 보다 긴 사이클 시간에 의해 획득된 평균 사이클 시간을 도시한다. 여기서 알 수 있는 바와 같이, (화살표(28)로 도시되는 바와 같이) 최적의 사이클 시간이 발생한다. 이러한 최적의 사이클 시간은 (화살표(26)로 도시되는 바와 같이) 과도한 수의 에러를 방지하도록 선택된 "안전한" 최악의 경우의 사이클 시간과 대비되어야 한다. 여기서 이해할 수 있는 바와 같이, 평균 사이클 시간을 재판독하는 것을 이용함으로써, 패킷 시간의 스루풋 기간이 감소될 수 있다.
재판독 동안 보다 긴 지연을 선택하기 위한 각종 가능성이 존재한다. 예를 들어, 사전 결정된 최악의 경우의 보다 긴 지연이 재판독 동안 이용될 수 있으며, 이는 요구된 최소 확률로 재판독하는 정정을 보장할 것이다. 다른 예로서, 제 1의 긴 지연 지속 기간이 먼저 이용될 수 있으며, 이것이 재차 에러를 초래하는 경우 데이터는 보다 긴 지연이더라도, 제 2의 지연 지속 기간을 이용하여 재차 재판독될 수도 있다. 제 2 지연은 사전 결정된 최악의 경우의 지연일 수 있으며, 또는 제 3 의 긴 지연 지속 기간 등에서 재판독하는 것에 이어서 수행될 수 있다.
다른 실시예에서 에러 정정 및 검출 회로(15)는 에러가 검출되는 경우 즉시 재판독을 트리거한다. 회로가 다음의 판독 동작의 개시 이전에 에러를 검출하는데 충분히 빠른 경우 이것은 재판독 어드레스가 성공적으로 판독되기 전에 다음의 어드레스가 판독되지 않는 것을 보장하도록 이용될 수 있다. 그러나, 다른 실시예에서 재판독은 워드의 제 1 판독에 후속적으로 사전 결정된 수의 연속적인 어드레스가 판독된 이후의 워드의 재판독을 삽입하여, 순서와 상관없이 행해질 수 있다. 또 다른 실시예에서 사전 결정된 블록의 어드레스가 판독된 후에 재판독이 수행될 수 있다. 본 실시예에서 어드레싱 회로(10)는, 예를 들어, 재판독이 요구되는 어드레스를 기록하고, 타이밍 회로(16)를 블록으로부터 재판독의 완료 이후의 보다 긴 지연으로 설정하며, 재판독할 필요성이 있는 어드레스가 기록된 어드레스에서 다음의 어드레스 메모리 매트릭스(12)를 기록한다.
제 2 실시예에서 타이밍 회로(16)는 에러 정정 및 검출 회로(15)에 의해 시그널링된 에러의 에러율을 이용하여 개시 신호 및 캡쳐 신호 사이의 지연을 조절한다. 평균 에러율이 설정된 레벨보다 낮은 경우 타이밍 회로(16)는 지연을 감소시긴다. 평균 에러율이 설정된 레벨보다 높은 경우 타이밍 회로(16)는 지연을 증가시긴다. 설정된 레벨을 선택하는 각종 방법이 가능하며, 최대 스루풋이 단지 채택 가능한 수의 에러로 실현되도록 설정된 레벨을 선택하도록 통상적으로 설계되어 있다. 일 실시예에서 최대 허용 가능한 에러율 R은 장치의 기능에 의존하여 지정된 다(텔레비전 세트에서, 예를 들어, 이러한 에러율은 프레임 에러가 발생할 수 있는 레이트로부터 따름). 이용되는 ECC에 관한 정보의 경우 정정되지 않은 워드의 비트 에러율 B가 (전형적으로 n-1 에러가 R=B@ 정정될 수 있는 경우) 최대 허용 가능한 에러율에 대응하는 정정 불가능한 에러율 R로 ECC에 의해 정정될 수 없는 에러를 초래한다. 다음에 속도는 관측된 평균 비트 에러율이 연산된 비트 에러율 B보다 약간 낮은 값을 가정하도록 조절된다.
임의의 유형의 조절이 이용될 수 있다. 예를 들어, 에러율은 평균화될 수 있으며, 평균 값 및 설정된 값 사이의 차이는 지연을 조정하도록 이용될 수도 있다. 대안으로서, 지연은 각 워드에 대해 제 1 단계에 의해 증가될 수 있으며, 여기서 에러가 검출되지 않는 각 워드에 대해 제 2 단계에 의해 에러가 검출되고 감소된다. 다른 실시예에서 단계 크기는 워드 내의 검출된 수의 에러에 의존하여 맞추어질 수 있다.
이러한 제 2 실시예는 평균 복합 스루풋 속도(도 2의 곡선(24))를 최적화하기 위해, 제 1 판독을 위한 개시 신호 및 캡쳐 신호 사이의 지연을 선택하는 제 1 실시예와 조합될 수도 있다. 에러율의 설정 값은, 예를 들어, 통계적인 속도의 분석으로부터 선택될 수 있다. 한편 타이밍 회로는 지연의 상이한 값에 대한 스루풋을 측정하고 최상의 평균 스루풋을 실현하는 값에서 지연을 설정하도록 배치될 수도 있다.
그러나, 제 2 실시예는, 예를 들어, 회로의 성능 사양이 특정의 평균 에러율 을 허용하는 경우(예를 들어, 오디오 또는 비디오 신호 디코딩 동안 노이즈와 같은 경우), 제 1 실시예와 개별적으로 또한 이용될 수 있다. 다른 실시예에서 메모리로부터의 데이터는 프로세싱 회로(18)를 허용하는 부가적인 에러 정정 정보를 포함하여 특정의 에러율까지 에러를 정정할 수 있다. 이 경우 속도는 이러한 에러율이 실현되도록 조절될 수 있다.
본 발명의 특정 실시예가 개시되었으나, 본 발명은 이러한 실시예에 한정되지 않는다는 것이 이해될 것이다. 예를 들어, 메모리 매트릭스(12)로부터의 판독에 대한 적용이 도시되었으나, 본 발명은 다른 회로에 또한 적용될 수도 있다. 예를 들어, 본 발명은 논리 회로의 출력에서 데이터를 너무 빠르게 캡쳐함으로써 야기된 에러에 대해 적용될 수도 있다. 이 경우 논리 회로의 출력에서의 에러는 리던던트 신호를 생성하는 회로를 이용함으로써, 또는 출력 신호에 대해 소정의 일관성 체크를 수행함으로써, 검출될 수 있다. 일 실시예에서, 논리 회로에 입력 데이터를 적용하는 것과 결과의 캡쳐 사이의 지연은, 에러율이 설정된 레벨로 조절되도록 제어 루프 내에 맞추어진다. 다른 실시예에서, 회로는 논리 회로의 입력에서 동일한 입력 데이터를 다시 적용하고 보다 긴 지연을 갖는 이러한 시간으로 캡쳐를 반복함으로써 에러의 검출에 응답한다. 이러한 방식으로, 높은 평균 스루풋이 실현될 수 있는 한편, 논리 회로의 느린 부분이 수반되는 경우 에러를 정정할 수 있다. 동일한 입력 데이터의 재적용은, 예를 들어, 회로에 의해 실행된 서브태스크(sub-task)를 재개시하여, 예를 들어, 제 2 시간 동안 동일한 데이터를 프로세스함으로써, 실현될 수 있다. 물론 이들 양 실시예는 조합하여 이용될 수 있다.
본 발명의 대안적인 적용의 다른 예로서, 복수의 메모리 매틀릭스가 병렬로 제공될 수 있어, 다른 메모리 매트릭스로부터의 재판독과 독립적으로 임의의 개별적인 메모리 매트릭스로부터 데이터가 재판독될 수 있다. 병렬 메모리로부터 결합된 데이터를 프로세스하는 통상의 프로세싱 회로가 제공된다. 본 실시예에서 회로는 각 메모리로 실현될 수 있는 스루풋 레이트에 의존하는 메모리 상에서 결합된 데이터의 분배를 제어하도록 배치될 수 있다. 바람직하게 데이터는 가장 빠른 메모리가 완전하게 채워지고 가장 느린 메모리가 비어 있는 채로 남겨지거나, 또는 높은 스루풋 속도를 필요로 하지 않는 태스크를 프로세스하는데 이용되도록 분배된다. 대안으로서 결합된 데이터의 각 부분은 각 메모리에 저장되고, 메모리에 저장된 일부분은 모든 메모리의 평균 스루풋 레이트의 합산으로 제산되는 메모리의 평균 스루풋 레이트에 비례한다(평균 스루풋 레이트는 초 당 메모리보부터 생성될 수 있는 워드의 평균 수임).
또한 몇몇 실시예에서 메모리 매트릭스(12)에 저장된 워드는 ECC로부터의 워드일 필요는 없음에 주목해야 한다. 예를 들면, 워드 내의 에러를 검출하고/하거나 정정하는 정보는 메모리 매트릭스(12) 이외의 다른 원인으로부터 인가될 수도 있다. 에러 검출 및 정정은 한꺼번에 워드에 대해 수행될 필요도 또한 없다. 예를 들어, 에러는 메모리 매트릭스(12)로부터 연속적으로 판독된 워드의 블록에서 검출되고 정정될 수도 있다. 이 경우 에러가 있는 워드의 재판독은 에러에 대해 전체 블록이 판독되고 분석될 때까지 지연될 수도 있다. 마찬가지로, 개시 신호 및 캡쳐 신호 사이의 지연의 조절은 블록 단위로 수행될 수도 있다.
또한 에러 검출 및 정정 회로(15)는 전용 회로로서 실현될 수도 있으나, 그 기능은 프로세싱 회로(18)에 의해 또한 수행될 수 있음을 이해해야 한다. 두 경우 전용 에러 정정 하드웨어 및/또는 적절하게 프로그래밍된 프로그램 가능한 하드웨어가 이용될 수 있다. 프로세싱 회로(18)가 에러 검출을 수행하는 경우, 임의의 시점에서 보다 긴 지연으로 재판독하고, 예를 들어, 프로세싱을 위해 정정된 데이터가 요구되지 않는 경우 그 자신의 구분점에서 재판독을 생략하는 것을 필요로 할 수도 있다.
다른 실시예에서, 증가된 지연으로 판독하는 것에 의해서만 정정될 수 있는 에러가 메모리 셀 그룹에 대해 검출되는 경우, 이는 그 셀 그룹에 대해 증가된 지연이 요구되는 보조 메모리에 기록된다. 이 경우, 셀 그룹의 다음 판독 동안, 보조 메모리가 고려되고 이것이 기록되면 증가된 지연이 요구되며, 보다 짧은 지연으로 먼저 판독을 시도하지 않고, 증가된 지연이 즉시 이용된다. 보조 메모리로부터의 정보는 기입 동안 선택된 동일한 셀 그룹에 대한 지연을 증가시키도록 또한 이용될 수도 있다. 이것은 판독 및 기입에 대해 특정 셀 그룹에 대한 지연 관련 에러가 전형적으로 발생하기 때문에, 기입 에러를 감소시긴다.

Claims (17)

  1. 데이터 신호를 생성하기 위한 출력단을 갖는 데이터 생성 회로(12)와,
    상기 데이터 생성 회로(12)의 출력단에 결합된 입력단을 갖고, 상기 데이터 신호를 캡쳐하는 캡쳐 회로(14)와,
    상기 캡쳐 회로(14)의 입력단에서 캡쳐 때까지 상기 데이터 생성 회로(12)가 데이터 신호를 구동하도록 허용되는 동안인 제 1 시간 간격의 지속 구간을 제어하는 타이밍 회로(16)와,
    상기 캡쳐 회로(14)에 결합된 입력단을 갖고, 상기 캡쳐된 데이터 신호의 에러를 검출하는 에러 검출 회로(15)를 포함하며,
    상기 에러 검출 회로(15)는 상기 타이밍 회로(16)에 결합되고, 특정 데이터 신호를 리캡쳐(recapture)하도록 하는 상기 특정 데이터 신호의 에러 검출에 응답하여, 상기 제 1 시간 간격보다 긴 지속 구간을 갖는 제 2 시간 간격 동안 상기 데이터 생성 회로(12)가 상기 캡쳐 회로(14)의 입력단에서 리캡쳐 때까지 상기 데이터 신호를 구동하도록 하는
    를 포함하는 전자 회로.
  2. 제 1 항에 있어서,
    상기 데이터 생성 회로는 메모리 매트릭스(12), 상기 메모리 매트릭스(12) 내의 메모리 셀을 선택하기 위한 어드레싱 신호를 생성하는 어드레싱 회로(10)를 포함하며, 상기 데이터 신호는 상기 어드레싱된 메모리 셀의 콘텐츠에 따라, 상기 어드레싱된 메모리 셀로부터 구동되는 전자 회로.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 시간 간격은, 상기 매트릭스 회로에 대한 상기 어드레싱 신호의 인가시로부터 후속하는 캡쳐 및 리캡쳐 때까지 각각 지속되는 전자 회로.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 시간 간격은, 리세트 상태로부터 상기 캡쳐 회로의 해제시로부터 후속하는 캡쳐 및 리캡쳐 때까지 각각 지속되는 전자 회로.
  5. 제 1 항에 있어서,
    상기 타이밍 회로(16)는 검출된 평균 에러율의 제어 하에, 에러에 후속하는 데이터 신호를 캡쳐하는 상기 제 1 시간 간격의 지속 기간을 조절하도록 구성되는 전자 회로.
  6. 제 1 항에 있어서,
    상기 데이터 신호는 에러 정정 코드로부터의 코드워드를 나타내고, 상기 에러 검출 회로(15)는 상기 에러 정정 코드에 따라 에러를 정정하도록 구성되며, 상기 에러 검출 회로(15)는 상기 에러 정정 코드의 에러 정정 능력에 대한 기준에 부합하는 에러의 검출에 응답하는 것이 아니라, 상기 기준에 부합하지 않는 에러의 검출에 응답하여 리캡쳐하도록 하는 전자 회로.
  7. 제 2 항에 있어서,
    상기 어드레싱 회로(10)는 연속적인 어드레스의 블록에 대한 데이터를 판독하여, 상기 블록의 어드레스로부터 판독하는 동안 상기 에러 검출 회로(15)가 에러를 검출한 하나 이상의 재판독 어드레스를 식별하는 정보를 저장하고, 상기 블록의 어드레스로부터 판독하는 제 1 사이클의 완료 이후에 상기 제 2 시간 간격으로 상기 저장된 재판독 어드레스에 의해 결정된 어드레스로부터 데이터를 재판독하도록 구성되는 전자 회로.
  8. 제 2 항에 있어서,
    상기 어드레싱 회로(10)는 상기 제 1 시간 간격을 이용하여 판독하도록 임시 시퀀스 내에서 다른 어드레스보다 앞서는 제 1 어드레스의 어드레싱 신호를 생성하고, 상기 제 1 어드레스에 대한 상기 데이터 신호의 에러 검출에 응답하여 상기 제 2 시간 간격을 이용하여 상기 제 1 어드레스로부터 재판독하도록 상기 임시 시퀀스 내의 상기 제 1 어드레스 이후의 사전 결정된 수의 위치에 상기 다른 어드레스들로부터 상기 제 1 어드레스를 삽입하도록 구성되는 전자 회로.
  9. 제 1 항에 있어서,
    상기 에러 검출 회로(15)는 상기 어드레싱 회로(10)에 결합되어, 해당 어드레싱 신호를 이용하여 판독된 데이터 신호 내의 에러 검출에 응답하여 상기 메모리 매트릭스(12)에 상기 어드레싱 신호가 인가되는 동안인 지속 기간을 연장하도록 구성되며, 상기 타이밍 회로(16)는 상기 캡쳐 회로(14)가 리세트 상태로 복귀하도록 하고, 상기 리세트 상태의 해제로부터 후속하는 리캡쳐까지의 제 2 시간 간격 동안 상기 캡쳐 회로(14)의 입력단에서 상기 어드레싱된 메모리 셀이 데이터 신호를 구동하도록 하는 전자 회로.
  10. 제 1 항에 있어서,
    상기 제 1 시간 간격은 그 제 1 시간 간격의 지속 기간 함수로서의 합산을 실질적으로 최소화하는 값을 가지며, 상기 합산은 상기 지속 기간과, 제 1 캡쳐에 대해 상기 제 1 시간 간격이 이용될 때 상기 에러를 포함하는 데이터 신호의 비율(fraction)만큼 가중화된 상기 제 2 시간 간격의 지속 기간의 합인 전자 회로.
  11. 제 1 항에 있어서,
    프로세싱 회로(18), 및 상기 데이터 신호로부터 도출된 정보의 전달을 위해 상기 캡쳐 회로(14)와 상기 프로세싱 회로(18) 사이에 결합된 버퍼 메모리(17)를 포함하며, 상기 버퍼 메모리(17)는 데이터 신호의 재판독으로 인한 타이밍 편차를 흡수하도록 구성되는 전자 회로.
  12. 데이터를 프로세싱하는 방법으로서,
    데이터 생성 회로에 연속적인 제어 신호를 인가하는 단계와,
    상기 데이터 생성 회로의 선택된 부분에 의해 상기 제어 신호의 제어 하에 선택되는 연속적인 데이터 신호를 생성하는 단계와,
    상기 선택된 부분이 상기 데이터 신호에 의해 캡쳐 회로의 입력단을 구동하도록 하는 단계와,
    제 1 시간 간격 동안 구동 후의 상기 데이터 신호를 캡쳐하는 단계와,
    상기 데이터 생성 회로의 선택된 특정 부분에 의해 구동된 상기 캡쳐된 데이터에 에러가 발생하였는지를 검출하는 단계와,
    상기 데이터 생성 회로의 상기 선택된 특정 부분이, 상기 에러의 검출에 응답하여, 상기 제 1 시간 간격보다 긴 지속 기간을 갖는 제 2 시간 간격 동안 상기 캡쳐 회로의 입력단을 구동하도록 한 이후에 상기 데이터 신호를 리캡쳐하는 단계
    를 포함하는 데이터 프로세싱 방법.
  13. 제 12 항에 있어서,
    상기 제 1 시간 간격의 지속 기간은 그 제 1 시간 간격의 지속 기간의 함수로서의 합산을 실질적으로 최소화도록 선택되며, 상기 합산은 상기 제 1 시간 간격의 지속 기간의 합과, 제 1 캡쳐에 대해 상기 제 1 시간 간격의 지속 기간 지연이 사용될 때 상기 에러를 포함하는 데이터 신호의 비율만큼 가중화된 상기 제 2 시간 간격의 지속 기간의 합산인 데이터 프로세싱 방법.
  14. 제 12 항에 있어서,
    메모리 매트릭스(12)로부터 데이터가 판독되고, 상기 데이터 생성 회로의 상기 선택된 부분은 상기 메모리 매트릭스(12) 내의 어드레싱된 셀이며, 이 어드레싱된 셀은 상기 캡쳐 회로의 입력단을 구동하는 데이터 프로세싱 방법.
  15. 제 12 항에 있어서,
    검출된 에러율에 따라 상기 제 1 시간 간격의 지속 기간을 조절하는 단계를 포함하는 데이터 프로세싱 방법.
  16. 자신의 선택 가능한 부분으로부터 데이터 신호를 생성하는 출력단을 갖는 데이터 생성 회로(12)와,
    상기 데이터 생성 회로의 출력에 결합된 입력을 갖고, 상기 데이터 신호를 캡쳐하는 캡쳐 회로(14)와,
    상기 선택된 부분이 캡쳐 때까지 상기 켭쳐 회로의 입력단을 구동하도록 허용되는 동안인 제 1 시간 간격의 지속 구간을 제어하는 타이밍 회로(16)와,
    상기 캡쳐 회로(14)에 결합된 입력단을 갖고, 캡쳐된 데이터 신호의 에러를 검출하는 에러 검출 회로(15)를 포함하며,
    상기 에러 검출 회로(15)는 상기 타이밍 회로에 결합되어, 평균 에러율이 0보다 큰 설정값으로 조절되도록, 에러에 후속하는 데이터를 캡쳐하도록 시간 간격의 지속 기간을 조절하는
    를 포함하는 전자 회로.
  17. 데이터를 프로세싱하는 방법으로서,
    연속적인 제어 신호를 생성하는 단계와,
    상기 제어 신호 중 각 신호에 응답하여 선택된 회로로부터 데이터 신호를 생성하는 단계와,
    상기 선택된 회로가 소정 시간 간격 동안 캡쳐 회로의 입력단을 구동하도록 한 이후에, 상기 데이터 신호를 캡쳐하는 단계와,
    상기 캡쳐된 데이터 신호의 에러를 검출하는 단계와,
    평균 에러율이 0보다 큰 설정값으로 조절되도록, 에러에 후속하는 상기 시간 간격의 지속 기간을 조절하는 단계
    를 포함하는 데이터 프로세싱 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102011080659B4 (de) * 2011-08-09 2015-04-02 Infineon Technologies Ag Vorrichtung und verfahren zum testen einer zu testenden schaltung
US8856629B2 (en) 2012-09-07 2014-10-07 Infineon Technologies Ag Device and method for testing a circuit to be tested
US10983865B2 (en) * 2016-08-01 2021-04-20 Hewlett Packard Enterprise Development Lp Adjusting memory parameters
US11145351B2 (en) * 2019-11-07 2021-10-12 SK Hynix Inc. Semiconductor devices
KR20210055865A (ko) 2019-11-07 2021-05-18 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20230072336A (ko) 2021-11-17 2023-05-24 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789983A (en) * 1987-03-05 1988-12-06 American Telephone And Telegraph Company, At&T Bell Laboratories Wireless network for wideband indoor communications
US5452311A (en) * 1992-10-30 1995-09-19 Intel Corporation Method and apparatus to improve read reliability in semiconductor memories
US5416782A (en) * 1992-10-30 1995-05-16 Intel Corporation Method and apparatus for improving data failure rate testing for memory arrays
US5715193A (en) * 1996-05-23 1998-02-03 Micron Quantum Devices, Inc. Flash memory system and method for monitoring the disturb effect on memory cell blocks due to high voltage conditions of other memory cell blocks
US5682353A (en) * 1996-06-13 1997-10-28 Waferscale Integration Inc. Self adjusting sense amplifier clock delay circuit
US6360346B1 (en) * 1997-08-27 2002-03-19 Sony Corporation Storage unit, method of checking storage unit, reading and writing method
US6111796A (en) * 1999-03-01 2000-08-29 Motorola, Inc. Programmable delay control for sense amplifiers in a memory
JP4707803B2 (ja) * 2000-07-10 2011-06-22 エルピーダメモリ株式会社 エラーレート判定方法と半導体集積回路装置
JP4928675B2 (ja) * 2001-03-01 2012-05-09 エルピーダメモリ株式会社 半導体装置

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