JP4707803B2 - エラーレート判定方法と半導体集積回路装置 - Google Patents
エラーレート判定方法と半導体集積回路装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、エラーレート判定方法と半導体集積回路装置に関し、主にダイナミック型メモリセルで構成されたメモリ回路におけるデータ保持技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平１１−２１３６５９号公報（以下、先行技術１という）、特開平７−２６２７９４号公報（以下、先行技術２という）のあることが判明した。先行技術１は、ＤＲＡＭのリフレッシュサイクル間隔をスリープ状態において最適化するために、エラー訂正復合化回路によって検出された誤り行数を用いて、リフレッシュサイクルの頻度をＣＰＵによるソフトウェアにより制御するというものであり、先行技術２はＥＣＣ回路をＤＲＡＭに内蔵させて、エラー検出し、その訂正データをメモリセルに書き込むようにするものである。これらの先行技術１及び２には、後で説明する本願発明のように高い精度でリフレッシュ時のエラーレートをモニタし、メモリセルの持つ情報保持時間を最適化することを示唆するような記載は一切見当たらない。
【０００３】
【発明が解決しようとする課題】
上記先行技術１のようにエラー訂正復合化回路によって検出された誤り行数を用いてリフレッシュサイクルの頻度を制御する場合、誤り行数をどのように判定するかについて十分な検討がなされていない。例えば、リフレッシュの途中で誤り行数が許容数に到達したときに直ちにリフレッシュ周期を短くすると、その後に行なわれるメモリセルのリフレッシュにおいて誤りが行が無かったとき、上記リフレッシュ周期を短くした結果なのかあるいは上記の誤り行数がリフレッシュ開始時に集中しただけなのかが判らない。つまり、上記のようにリフレッシュ周期を短くしなくとも、誤り行が生じない場合もあることが考えられるので、上記のようにリフレッシュの途中でその周期を変更してしまうことは、その後に行なわれるメモリセルの誤り検出結果を無視するものであるので、メモリセルのデータ保持能力を正しく評価したものにはならない。
【０００４】
そこで、全てのメモリセルのリフレッシュが終了するのを待って上記誤り行数の許容数の判定を行なうようにすることが考えられるが、全てのメモリセルのリフレッシュが終了するのを待った判定を行なうと、誤り行数が許容数をはかるに超えてしまう場合には対処することができなくなり、本来の誤り訂正の信頼性が保証できなくなってしまう。また、先行技術２には、エラー訂正復合化回路によって検出された誤り行数を用いてリフレッシュサイクルの頻度を制御するという発想は存在しない。
【０００５】
上記先行技術１において、本来の目的である消費電力を削減するという観点で検討すると疑問が残る。つまり、上記のようなエラー訂正復合化回路によって検出された誤り行数を用いてリフレッシュサイクルの頻度を制御する。これは、主に中央処理装置でのソフトウェアにより実施される。この構成では、ＤＲＡＭのデータ保持動作のためだけに、中央処理装置が関与してＤＲＡＭリフレッシュ動作のためにアドレス生成及びデータの入出力が行なわれる。したがって、ＤＲＡＭでは、比較的大きな負荷容量を持つシステムバスにデータを出力させるために大きな消費電力を費やすこととなる上に、中央処理装置によるＤＲＡＭへのアドレス入力等にも上記同様に大きな負荷容量を持つアドレスバスを駆動するのに大きな消費電力が費やされるものである。したがって、ＤＲＡＭ自身によるロウ系の内部回路のみが動作するだけの従来のセルフリフレッシュでの消費電力と比べてみたとき、上記のようにＤＲＡＭが搭載されたシステム上でエラー訂正復合化回路による誤り行数を用いてリフレッシュサイクルの頻度を減少させることが格別有利であるとは考えにくい。
【０００６】
この発明の目的は、信頼性の高いデータのエラーレートの判定方法とダイナミック型メモリセルを用いたメモリ回路での高い信頼性を確保しつつ情報保持動作の低消費電力化を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうちの代表的なものの概要を簡単に説明すれば、下記の通りである。複数のデータとそれに対応した検査ビットにより誤りのないことの第１検出信号を積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな所望のエラーレートに対応した重みを持って上記第１検出信号の積算を減ずるように積算して上記複数のデータのエラーレートを判定する。そして、エラーレートの判定に基づき、ダイナミック型メモリセルで構成されたメモリ回路のリフレッシュサイクルの頻度を制御する。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。ダイナミック型メモリセルを備えて情報保持モードを有するメモリ回路に対して、上記メモリ回路の情報保持モードのときに起動されて、上記メモリ回路に保持された複数のデータを読み出して誤り検出訂正用の検査ビットを生成して追加メモリ回路に記憶させ、一定のリフレッシュ周期で上記複数のデータとそれに対応した検査ビットを読み出して誤り検出と訂正を行なうＥＣＣ回路と、上記ＥＣＣ回路での誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな重みを持って、しかも第１積算を減ずる第２方向に積算させ、その積算量が上記第１方向において一定の幅を超えたときに上記リフレッシュ周期を所定の時間だけ長くし、上記積算量が上記第２方向において一定の幅を超えたときに上記リフレッシュ周期を所定時間だけ短くするエラーレート選定回路とを設ける。
【０００９】
【発明の実施の形態】
図１には、本願が適用されるシステムＬＳＩの一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。この実施例では、内蔵されるメモリ回路として、通常ＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）１及びＤＲＡＭ２と、それに追加された追加ＤＲＡＭ１及び追加ＤＲＡＭ２と、ＥＣＣ回路ＥＣＣ１及びＥＣＣ２が代表として例示的に示されている。本実施例では、ＤＲＡＭと、追加ＤＲＡＭ、ＥＣＣ(Error Checking and Correction；誤り検出訂正）がそれぞれ２個づつ搭載されているが、どちらか一方でも構わないし、例えばＥＣＣを共用してもよい。
【００１０】
ＥＣＣは本システムＬＳＩがスリープ状態に遷移したことをマイクロプロセッサＣＰＵ側から知らされた時に、通常ＤＲＡＭ１及びＤＲＡＭ２に蓄えられた情報に対するＥＣＣ１とＥＣＣ２での検査符号をそれぞれ対応する追加ＤＲＡＭ１と追加ＤＲＡＭ２に書き込みスリープ状態に移行する。このスリープ状態は、メモリ回路に対して実質的な読み出しや書き込み動作を行なわない情報保持モードであり、この部分の動作については後で詳しく説明する。
【００１１】
ダイナミック型メモリセルは、読み出しや書き込み動作のときでも、一定の周期で記憶電荷を読み出し、もとの電荷の状態に書き戻すというリフレッシュ動作が行なわれる。このような読み出しや書き込み動作の間に行なわれるリフレッシュ動作は、上記情報保持モードとは異なるものである。上記スリープ状態でのダイナミック型メモリセルでのリフレッシュ動作おいて、上記ＥＣＣ１とＥＣＣ２による検査符号を用いた誤り検出と訂正に加え、本発明に係るエラーレート判定方法に従い、リフレッシュサイクルがメモリセルのデータ保持時間に対応して最適化されるよう設定される。
【００１２】
本システムＬＳＩにおいては、それに要求れる機能に応じて複数の回路ブロック、すなわち、前記メモリ回路（ＤＲＡＭ１，ＤＲＡＭ２等）の他に入出力回路（以下、Ｉ／Ｏという）や他の回路が設けられる。他の回路の例としては、リードオンリメモリ（以下、ＲＯＭという）、Ｄ／Ａ変換器（以下、ＤＡＣという）、Ａ／Ｄ変換器（以下、ＡＤＣという）、割り込み制御回路（以下、ＩＮＣという）、クロック発生回路（以下、ＣＫＧという）、スタティックメモリ（以下、ＳＲＡＭという）、ＤＭＡコントローラ（以下、ＤＭＡＣという）等がある。
【００１３】
図示のシステムＬＳＩは、いわゆるＡＳＩＣ（アプリケーション・スペシファイド・インテグレーテッド・サーキッツ）すなわち特定用途ＩＣを構成するようにされる。すなわち、図示のほとんどの回路ブロックは、ＡＳＩＣ構成を容易ならしめるように、それぞれ独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模、構成が変更可能にされる。ＡＳＩＣとしては、図示の回路ブロックの内、実現すべき電子システムが必要としない回路ブロックは、半導体基板上に搭載しないようにすることができる。逆に、図示されていない機能単位の回路ブロックを追加することもできる。
【００１４】
マイクロプロセッサ（以下、ＣＰＵという）は、その詳細を図示しないけれども、その内部に命令レジスタ、命令レジスタに書込まれた命令をデコードし、各種のマイクロ命令ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算回路、汎用レジスタ、内部バスに結合するバスドライバ、バスレシーバなどの入出力回路を持つ。上記ＣＰＵは、ＲＯＭなどに格納されている命令を読み出し、その命令に対応する動作を行う。
【００１５】
ＣＰＵは、Ｉ／Ｏを介して入力される外部データの取り込み、ＲＯＭからの命令や命令実行のために必要となる固定データのようなデータの読み出し、ＤＡＣへのＤ／Ａ変換すべきデータの供給、ＡＤＣによってＡ／Ｄ変換されたデータの読み出し、ＳＲＡＭ、ＤＲＡＭ１，ＤＲＡＭ２へのデータの読み出しと書き込み、ＤＭＡＣの動作制御等を行う。内部バスは、ＣＰＵによる図示の回路ブロックの動作制御のために利用される制御線を含み、またＤＭＡＣなどの回路ブロックからの状態指示信号をＣＰＵに伝えるために使用される。ＣＰＵは、またＩＮＣにおける指示レジスタなどにセットされた動作制御信号を内部バスを介して参照し、必要な処理を行う。ＣＰＵは、ＣＫＧから発生されるシステムクロック信号を受けそのシステムクロック信号によって決められる動作タイミング、周期をもって動作される。
【００１６】
ＣＰＵは、その内部の主要部が、ＣＭＯＳ回路、すなわちＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとからなる回路から構成される。特に制限されないが、ＣＰＵを構成するＣＭＯＳ回路は、図示しないＣＭＯＳスタテック論理回路、ＣＭＯＳスタティックフリップフロップのようなスタティック動作可能なＣＭＯＳスタティック回路と、信号出力ノードへの電荷のプリチャージと信号出力ノードへの信号出力とをシステムクロック信号に同期して行うようなＣＭＯＳダイナミック回路とを含む。
【００１７】
ＣＰＵは、ＣＫＧからのシステムクロック信号の供給が停止されたなら、それに応じて動作停止状態にされる。停止状態において、ダイナミック回路の出力信号は、回路に生じる不所望なリーク電流によって不所望に変化されてしまう。スタテックフリップフロップ回路構成のレジスタ回路のような回路は、システムクロック信号の非供給期間であっても以前のデータを保持する。
【００１８】
システムクロック信号の非供給期間においては、ＣＰＵの内部のスタテック回路における各種ノードでの信号レベル遷移が停止され、またダイナミック回路での出力ノードでのディスチャージないしプリチャージが停止される。この状態では、動作状態のＣＭＯＳ回路が消費する動作電流のような比較的大きい消費電流、すなわち各種ノード及びそれぞれにつながる配線が持つ浮遊容量、寄生容量へ信号変位を与えるように電源線から与えられるチャージ、ディスチャージ電流は、実質的にゼロとなる。このことから中央処理部ＣＰＵは、ＣＭＯＳ回路のリーク電流に等しいような小さい電流しか流れず、低消費電力状態となる。このようなＣＰＵの動作停止期間に対応して、ＤＲＡＭ１，ＤＲＡＭ２は情報保持モード（スリープモード）にされる。
【００１９】
ＣＫＧは、外部端子を介して外部クロック信号を受け、その外部クロック信号に対応した周期のシステムクロック信号を形成する。ＣＫＧによるシステムクロック信号の発生は、ＩＮＣからの動作制御信号に応答するモード信号やイニシャル動作指示信号制御信号及びＣＰＵからの制御信号によって制御される。動作制御信号によってスタンバイ動作が指示されたなら、ＣＰＵによって、ＤＲＡＭ１、ＤＲＡＭ２にはスリープモードが指示される。ＤＲＡＭ１，ＤＲＡＭ２では、前記ＥＣＣ１，ＥＣＣ２を用いたスリープモードへの移行動作と後述するようなＥＣＣ１とＥＣＣ２を用いたセルフリフレッシュ動作が実施される。このようなスタンバイ動作への移行処理動作が行われ、次いで、ＣＰＵからＣＫＧに対してシステムクロック発生動作停止のための制御信号が発生される。割り込み等の動作制御信号によって動作が指示された場合は上記スタンバイ動作と同様に、ＣＰＵによって動作へ移行するための必要な処理動作が行われる。
【００２０】
Ｉ／Ｏは、外部端子の内の所望の外部端子を介して外部から供給される信号を受け、また外部端子の内の所望の端子に出力すべき信号を内部バスＢＵＳを介して受ける。Ｉ／Ｏは、その内部にそれぞれＣＭＯＳスタテック回路からなるような制御レジスタを持つ。制御レジスタは、ＣＰＵによって選択され、かつＣＰＵによって、当該Ｉ／Ｏのための制御データ、例えば、データ入力／出力指示や高出力インピーダンス状態指示などの制御データが与えられる。データレジスタは、外部端子と、内部バスとの間のデータの転送のために利用される。外部端子のビット幅すなわち端子数と、内部バスのビット幅が異なるような場合、データレジスタは、大きいビット幅に対応されるようなビット数を持つようにされ、ＣＰＵによる動作制御に従ってビット数変換を行う。
【００２１】
例えば、外部端子の個数が６４のような数であるのに対し、内部バスのビット幅が２５６ビットのような比較的大きい数であるような場合、６４ビット単位をもって外部端子に次々に供給される直列データは、ＣＰＵによる直列−並列データ変換制御によってデータレジスタに順次に供給され、２５６ビットのデータに変換される。逆に、内部バスからデータレジスタにセットされた２５６ビットのデータは、ＣＰＵによる並列−直列データ変換制御によって、６４ビット毎に分けられて外部端子に順次に供給される。Ｉ／Ｏの信号入力のための回路及び信号出力のための回路は、その入力及び出力動作がシステムクロック信号によって制御されるようにされる。それ故に、Ｉ／Ｏは、システムクロック信号が供給されなくなった時には、上記ＣＰＵと同様に低消費電力状態にされることになる。
【００２２】
ＤＲＡＭ１，ＤＲＡＭ２及び追加ＤＲＡＭ１と追加ＤＲＡＭ２は、そのメモリセルすなわちダイナミック型メモリセルが、典型的には電荷の形態をもって情報を蓄積する情報蓄積用キャパシタと、選択用ＭＯＳＦＥＴとからなるような少ない数の素子からなり、比較的小さいメモリセルサイズにされ得る。それ故に、ダイナミック型メモリは、大記憶容量であってもその全体のサイズを比較的小さくすることができる。
【００２３】
図２には、本願が適用されるシステムＬＳＩの他の一実施例の概略ブロック図が示されている。この実施例では、前記図１の実施例におけるＥＣＣ検査ビット用メモリ領域がＳＲＡＭに変更される。他の構成は、前記図１の実施例と同様である。このように検査ビット用メモリ領域としてＳＲＡＭを用いた場合には、検査ビット用メモリ領域に対するリフレッシュ動作が不要となり、制御が簡単となる。特に、ＤＲＡＭ部とＥＣＣ部との２チップに分けて、同じパッケージに搭載した場合、ＤＲＡＭ部は汎用ＤＲＡＭとし、ＥＣＣ部に上記ＥＣＣ検査ビット用メモリ領域としてＳＲＡＭが用いられるので、ＥＣＣ部のでの制御動作が簡単となる。
【００２４】
図３には、前記図１のメモリ回路（ＤＲＡＭ）の一実施例の詳細ブロック図が示されている。この実施例のメモリ回路は、基本的に３つの構成要素からなっている。一つ目はコアとなるＤＲＡＭ部であり、ＤＲＡＭ、追加ＤＲＡＭ、Ｘデコ一ダ、Ｙデコーダと、データの入出力動作を行なうリード／ライト制御部から構成される。二つ目は、リフレッシュ制御部であり、リフレッシュアドレス発生回路、１／Ｎ分周器そして、温度依存タイマから構成される。三つ目はＥＣＣ制御部であり、ＥＣＣ起動タイマ、ＥＣＣアドレス発生回路、ＥＣＣ制御回路、ＥＣＣ符号復号器、ＥＣＣ符号復号器による符号訂正率を監視するエラーレートモニタ、エラーレート比較器から構成される。上記の他に、メモリ回路としてのアドレス制御回路とＩ／Ｏ制御回路が設けられる。
【００２５】
上記ＤＲＡＭ部のＤＲＡＭ領域には通常の情報ビットが格納され、追加ＤＲＡＭ領域にはＥＣＣ検査ビットが格納される。リフレッシュは、ワード線単位でＤＲＡＭ領域と追加ＤＲＡＭ領域が同時に行われる。つまり、ＤＲＡＭ領域と追加ＤＲＡＭは、ワード線ＷＬが共通とされる。リード／ライト制御部は、読み出し信号を増幅するメインアンプと書き込み信号を形成するライトアンプやその制御回路の他に、ＥＣＣ部とのインターフェイスを構成するパラ（パラレル）／シリ（シリアル）変換回路が設けられる。
【００２６】
このパラ／シリ変換回路は、通常のリード／ライト時のデータ長、例えば６４ビット単位でパラレルに読み出された情報ビットを８ビットに分割してシリアルにＥＣＣ部のＥＣＣ符号復号器に転送し、ＥＣＣ部のＥＣＣ符号復号器で生成された検査ビットを含むシリアルデータは、パラレル変換されて上記６４ビットの単位で訂正された情報ビットを書き込む。追加ＤＲＡＭに対する検査ビットも同様に読み出しあるいは書き込まれる。このようなＤＲＡＭ部の構成は後に詳しく説明する。
【００２７】
リフレッシュ制御部は、スリープ状態では温度依存タイマの出力周期を分周器でＮ倍した周期でＤＲＡＭ部をリフレッシュする。リフレッシュアドレスはリフレッシュアドレス発生回路で作られる。また、この時の分周比Ｎの値はこの発明に係るエラーレート判定方法に従ったＥＣＣ制御部の指示で変化され、最適なリフレッシュ周期が得られるようになっている，詳しい制御についてはＥＣＣ制御部で説明する。
【００２８】
ＥＣＣ制御部は、主に３つの機能を備えている。第１の機能は、スリープモ―ドに遷移した直後、ＤＲＡＭ領域内の情報ビットに対するＥＣＣ検査符号を追加ＤＲＡＭ領域に書き込む動作を行なう。第２の機能は、スリープモードから通常モードに復帰する時、ＤＲＡＭ領域内の情報ビットとそれに対応する追加ＤＲＡＭ嶺域内のＥＣＣ検査情報を用いてチェックと訂正を全ての領域で行なう。第３の機能はスリープ状態において、ＥＣＣ回路用発振器の発振パルスを用いて形成されたＥＣＣ起動タイマから出される定期的な起動信号により、ＤＲＡＭ領域内の一部の情報ビットをそれに対応する追加ＤＲＡＭ領域内のＥＣＣ検査情報を用いてエラーチェックと訂正とを行なう。起動信号が発せられる毎にエラーチェック訂正領域は移動する。
【００２９】
上記起動信号が発生する周期と、一回の起動でエラーチェック訂正されるＤＲＡＭ領域の大きさについては後で詳しく説明するが、ここでは例えば１秒間に全情報ビットの何分の１かがエラーチェック訂正されると理解してよい。エラーレートモニタは、全情報ビット中のエラー訂正ビットの割合をモニタするものである。例えば、全情報ビット領域の１／１０００の領域をチェックした時に、実際に１ビットの訂正ビットがあったとすると、エラービットは０．１％存在することになる。なぜなら、データ保持時間の実力のアレー内配置分布はランダムであることが知られているからである。
【００３０】
すなわち、ＤＲＡＭ領域内のどこを検査しても全体を代表していると考えてよい。もしもＥＣＣのエラー訂正能力が０．１％より高い場合は、リフレッシュ制御部の分周器の分周比Ｎを増やし、リフレッシュ周期を長くする。ＥＣＣのエラー訂正能力を基準エラーレートとすると、このようにＥＣＣエラーレートをモニタしながら徐々に分周比Ｎを増やし、基準エラーレートまでリフレッシュ周期を増やす。
【００３１】
また逆に、上記ＥＣＣエラーレートが基準エラーレートより高い場合は、分周比Ｎを減らし、リフレッシュ周期を短くする。このようにＥＣＣエラーレートをモニタしながらリフレッシュ周期を微調整することでメモリセルのデータ保持時間の実力にあつた最適なリフレッシュ周期を得るようにする。このことから予想されるように、環境温度が変化し、データ保持時間の実力が変化した場合も、自動的に最適なリフレッシュ周期に調整される。さらに、温度依存タイマの温度依存特性は温度追従型リフレッシュ機能を搭載した従来製品より厳密でなくてもよい。
【００３２】
図４には、前記図１の実施例に対応したＤＲＡＭ部の一実施例の構成図が示されている。ＤＲＡＭ部の全ビット数は６４Ｍ（メガ）ビットとされる。ワード線本数は４０９６本、データ線本数は１６３８４本とされる。メモリアレイは１６のメモリマットＭＡＴ０〜ＭＡＴ１５に分割される。各メモリマットＭＡＴ０〜ＭＡＴ１５の各々においては、４ビットのデータを同時にアクセスし、前記１６マットにより合計６４ビットのデータを同時（パラレル）にアクセスできるようにされる。
【００３３】
この実施例のＥＣＣ部は、特に制限されないが、ＢＣＨ二重誤り訂正符号方式が採用され、２０４８ビットの情報ビットに対して２４ビットの検査ビットが付加される。それ故、組織符号長は、２０７２ビットとなり、冗長度は、１．１７％（＝２４／２０７２）となり、追加ＤＲＡＭが全体に占める割合は、１．１７％にすぎない。上記ＥＣＣ検査ビットを記憶する追加ＤＲＡＭは、１６マットの内の６マットＭＡＴ０〜ＭＡＴ５に分散して割り当てられている。各マットＭＡＴ０〜ＭＡＴ５の内のＥＣＣ検査ビット用データ線本数は３２本づつ設けられ、全体で３２×６＝１９２本が設けられる。同図には、この検査ビット用のメインアンプ（ライトアンプも含む）ＭＡは省略されている。この結果、１本のワード線には８組織符号が含まれている。ＥＣＣ符号復号器とのデータのやり取りは８ビット単位であり、符号長は２５８（＝２０７２／８）回に分割してシリアルに行なわれる。
【００３４】
図５には、前記図２の実施例に対応したＤＲＡＭマクロ部及びＳＲＡＭマクロ部の一実施例の構成図が示されている。前記同様にＤＲＡＭマクロ部の全ビット数は６４Ｍ（メガ）ビットとされる。ワード線本数は４０９６本、データ線本数は１６３８４本とされる。メモリアレイは１６のメモリマットＭＡＴ０〜ＭＡＴ１５に分割される。各メモリマットＭＡＴ０〜ＭＡＴ１５の各々においては、４ビットのデータを同時にアクセスし、前記１６マットにより合計６４ビットのデータを同時（パラレル）にアクセスできるようにされる。
【００３５】
検査ビットを記憶するＳＲＡＭマクロ部は、データ線本数が１９２本とされ、ワード線の本数が４０９６本とされる。データ線デコーダにより１９２本のうちのデータ線が８本ずつが選択されてメインアンプ及びライトアンプを介して８ビット単位でのメモリアクセスが行なわれる。また、ワード線の選択信号を形成するデコーダが設けられる。上記ワード線デコーダ及びデータ線デコーダにアドレスが入力される。
【００３６】
上記ＤＲＡＭマクロ部とＳＲＡＭマクロ部に対して、ＥＣＣ符号復号回路が設けられる。それぞれとのデータは、８ビット単位でシリアルに行なわれる。つまり、前記同様にＥＣＣ符号復号回路は、前記情報保持モードに入るときに、ＤＲＡＭマクロ部から２０４８ビットの記憶情報を読み出し、それに２４ビットの検査ビットを付加して１つの組織符号を生成し、そのうちの検査ビットを上記ＳＲＡＭマクロ部に書き込み、情報保持のための一定の周期でのリフレッシュにおいて、上記組織符号の単位で誤りの検出と訂正を行なう。
【００３７】
図６には、この発明をダイナミック型ＲＡＭに適用した場合の一実施例のブロック図が示されている。つまり、前記図１のメモリ回路（ＤＲＡＭ）のようにシステムＬＳＩに搭載されたものではなく、単体ＤＲＡＭチップに本発明を適用した場合の一実施例の詳細ブロック図が示されている。この実施例のＤＲＡＭは、基本的には前記図３のメモリ回路（ＤＲＡＭ）と同様であり、一つ目のコアとなるＤＲＡＭ部には、前記システムＬＳＩのようなアドレスバス（ADDRESS BUS)、データバス(DATA BUS)及び制御バス(CNTL BUS)に代えて、アドレスバッファ、タイミング発生回路及び入出力バッファ回路が設けられる。
【００３８】
上記アドレスバッファには、外部端子が設けられてアドレス信号が入力される。タイミング発生回路にも外部端子が設けられて、クロック信号ＣＬＫ、ロウアドレスストローブ信号ＲＡＳ／、カラムアドレスストローブ信号ＣＡＳ／及びライトイネーブル信号ＷＥ／等が入力される。また、入出力バッファにも外部端子が設けられて、読み出し信号の出力と書き込み信号の入力とが行なわれる。
【００３９】
特に制限されないが、この実施例はシンクロナスＤＲＡＭに向けられおり、クロック信号ＣＬＫに同期して、それぞれに対応した外部端子においてアドレス信号、制御信号及び書き込み動作なら書き込み信号が供給され、読み出し動作なら読み出し信号が出力される。この実施例では、モードデコーダが設けられており、かかるモードデコーダにより通常動作と情報保持モードが判定されて、情報保持モードのときにＥＣＣを活性化する制御信号が供給される。
【００４０】
特に制限されないが、リフレッシュアドレス発生回路は、通常動作時と情報保持モードとでは、異なる周期でリフレッシュアドレス信号を生成する。つまり、通常の動作中でのリフレッシュ動作は、メモリセルでの記憶情報が失われないように十分な時間マージンをもって短い周期でリフレッシュ動作が行なわれる。これに対して、情報保持モードにおいては、前記説明したようにＥＣＣでのエラー訂正機能を利用し、エラーレート比較器の出力に対応した十分長い周期でリフレッシュ動作が行なわれる。
【００４１】
図７には、上記ＥＣＣ部を１つの半導体チップで構成した場合の一実施例のブロック図が示されている。つまり、コアとなるＤＲＡＭ部を除いたＥＣＣと追加ＤＲＡＭとが１つの半導体集積回路装置で構成される。このＥＣＣ部を構成する半導体チップは、次に図８を用いて説明する汎用のＤＲＡＭチップと組み合わせて１つのパッケージに収納することにより、前記図６の実施例と同じ機能を持つ半導体記憶装置を実現することができる。
【００４２】
このようにＤＲＡＭ部に対してＥＣＣ部を別チップで構成した場合、ＥＣＣ部とＤＲＡＭ部との間でのデータのやり取りを前記のように８ビット単位で行なうようにすると、専用の端子あるいはパッドが増加してしまい、それに伴い消費電流も増大する。そこで、この実施例では、１つのデータ用パッドＤＡＴＡと、コントロール用パッドＣＮＴＬを用いてシリアルにデータの入出力を行なうようにするデータ線転送制御回路が設けられる。
【００４３】
図８には、前記図７のＥＣＣチップと組み合わせられるＤＲＡＭチップの一実施例のブロック図が示されている。このＤＲＡＭチップは、汎用のＤＲＡＭチップに対して次の回路が追加される。前記のようなＥＣＣチップとのデータ転送を行なうためのパッドＤＡＴＡ、ＣＮＴＬとデータ転送制御回路及びＸ及びＹアドレスレジスタである。リフレッシュアドレス発生回路及び内部セルフリフレッシュタイマは、公知のＤＲＡＭと同様にメモリセルのワーストケースでのデータ保持特性を考慮して短い周期でのリフレッシュ動作を行なう。
【００４４】
したがって、このＤＲＡＭチップは、それのみで半導体記憶装置を構成するものである。つまり、基本機能としては汎用ＤＲＡＭと同一のものとして動作するものである。このＤＲＡＭチップは、前記図７とＥＣＣチップと組み合わせられると、前記図６に示したＥＣＣ付きのＤＲＡＭと同一の機能を実現するものとして動作する。この構成では、汎用ＤＡＲＡＭチップに上記ＥＣＣチップとのデータ転送を行なうためのパッドＤＡＴＡ、ＣＮＴＬとデータ転送制御回路及びＸ及びＹアドレスレジスタといった簡単な回路を追加して置くことにより、２通りの使い方ができるために量産性を高めることができ、その分コトスを低減させることが可能になる。
【００４５】
情報保持モードでのＤＲＡＭのリフレッシュ動作は、それに内蔵された内部セルフリフレッシュタイマ及びリフレッシュアドレス発生回路による前記のような短い周期でのリフレッシュではなく、データ転送制御回路を介して前記ＥＣＣチップから送られた前記のような長い周期でのリフレッシュ動作とされる。ＥＣＣチップとＤＲＡＭチップとを別々に構成した場合に両者の温度がが必ずしも一致しないので、温度依存タイマをＤＲＡＭチップに搭載してメモリセルの温度依存性に対応したリフレッシュを行なう上で好都合となる。なお、この温度依存タイマは、前記内部セルフリフレッシュタイマに温度依存性を持たせるためにも活用することが望ましい。
【００４６】
図９には、前記図７のＥＣＣチップと図８のＤＲＡＭチップとを組み合わせた場合の１つの半導体記憶装置のブロック図が示されている。つまり、本体ＤＲＡＭ（情報ビット）部と外装ＥＣＣ（検査ビット）部とが前記のようなシリアルデータ転送を行なうデータ転送制御回路を介して接続されるものであり、前記図６の実施例での８ビット単位でのデータ転送を行なうことを除いて、他の基本的な機能は同一である。なお、この実施例では外装ＥＣＣ部の検査ビットはＳＲＡＭメモリセルを用い記憶される。このように検査ビットは、前記図７のようにＤＲＡＭを用いてもよいしこの実施例のようにＳＲＡＭを用いてもよい。
【００４７】
図１７には、一般的なダイナミック型メモリセルのデータ保持時間の累積度数を示す特性図であり、図１８には、図１７の―定の累積度数におけるデータ保持時間の温度依存性を示す特性である。図１８において、温度依存タイマの依存性はメモリセルと同じｐｎ接合を用いるとして、５０％付近の依存性と同じとした。ちなみに、これから分かるように温度依存タイマ周期のワーストビットの温度依存に対する追従性は良くない。一方、本実施例のＥＣＣ訂正能力は、前記の実施例のように２０７２ビット中２ビット誤り訂正であるから、万一同―の組織符号中に３ビット以上のエラーが存在すると致命欠陥となりうる。
【００４８】
ここで、総ビット数の０．０００５％がエラー訂正ビットと仮定すると、およそ２００Ｋ（キロ）ビットに１ビット、また６４Ｍ（メガ）ビット中に約３５０ビットの訂正ビットが存在する割合である。このような０．０００５％と極めて低いエラー率であっても、確率の上では３ビット以上のエラーが同一の組織符号中に存在する。訂正ビットが完全にランダムな分布であると仮定し、エラーレート０．０００５％とした場合、３ビット以上のエラーが同一の組織符号中に存在する確立は約２Ｅ−７＝０．２ｐｐｍとなる。これは半導体メモリの信頼度を考えると十分低い値である。
【００４９】
エラーレートモニタの動作周期とリフレッシュ周期の関係を詳細に説明する。前記実施例のように６４ビットＤＲＡＭ（４Ｋワード線×１６Ｋデータ線）を例にすると、エラーレート０．０００５％とは、前記のように２００Ｋビット中に１ビットの割合でエラーが存在することである。つまり、６４Ｍビット中でみると、より正確には３３６ビットのエラーが存在することでもある。エラーレート０．００１％なら、同様に１００Ｋビット中に１ビット、６４Ｍビット中に６７２ビットの割合でエラーが存在することである。
【００５０】
図１７において、周囲温度が３５℃のときに、０．０００５％のデータ保持不良ビット発生率を許容するデータ保持時間（リフレッシュ間隔）は約１０秒である。また、０．０００５％のエラーレートをキープすることとは、２００Ｋビット中のエラービット数の平均を常に１ビットに保つことと言つてよい。リフレッシュ間隔が１０秒の時、前記実施例の構成では、１ワード当たり約２．４ｍｓ（＝１０／４０９６）の周期でリフレッシュ動作を行っていることになる。また２００Ｋビットとは、約１２ワード線（＝２００Ｋ／１６Ｋ）分であるから、平均すると約３０ｍｓ（＝２．４ｍｓ×１２）に１ビットのエラーが発生することである。
【００５１】
すなわち２．４ｍｓの間隔でリフレッシュを行いながら、リフレッシュしたワード線のデータを読み出し、１２ワード線（３０ｍｓ）単位でＥＣＣのエラーチェックと訂正を行うことで、一定のエラーレート（ここでは０．０００５％）をモニタすることができる。また、急激な温度変化に対しても３０ｍｓのモニタ間隔は十分な応答性を持つものである。ここでは、リフレッシュ動作と読み出し動作を分けて説明したが、実際には読み出し動作によって同時にリフレッシュがなされる。また、１２ワード線（３０ｍｓ）単位でＥＣＣのエラーチェックと訂正を行うとしたが、実際にはある時点から過去１２ワード線（３０ｍｓ）分のエラーを連続的にモニタしている。次にエラーレートモニタの構成及びエラーレート判定方法について具体的に説明する。
【００５２】
エラーレート比較器と１／Ｎ分周器の働きについて説明すると次の通りである。前述のように０．０００５％のエラーレートとは、２００Ｋビット中のエラービット数の平均が１ビットであるということである。本実施例の組織符号長は、２０７２ビットである。２００Ｋビットとは約１００組織符合分である。すなわち、１００組織符合当たり１組織符号にエラー符号が含まれる割合といってよい。なお、一つの組織符号は例えば８ビットづつ２５９回（２０７２／８）に分けてＤＲＡＭ部から取り出すようにされる。
【００５３】
図１０には、エラーレート比較器の一実施例の回路図が示され、図１１にその動作説明図が示されている。図１０に示したエラーレート比較器は、基本的にバイナリ１００進加減算器で構成される。１つの組織符号のパリティをチェックし、エラーでない時は、バイナリ１００進加減算器を＋１（プラス１）し、エラーであれば、−１００（マイナス１００）する。例えば、１００組織符合中のエラー符号数が１符合であれば、バイナリ１００進加減算器から出力されるキャリーとボロー信号の数は同じとなる。１００組織符合中のエラー符号数が１符合より多ければ、キャリーの回数がボローのそれより多くなり、１符合より少なければ、ボローの回数がキャリーのそれより多くなる。
【００５４】
図１１の動作説明図において、ある時点での加減算器出力を０とし、そこからエラー無しに対応して加減算器出力値は＋１ずつ増加する。ＥＣＣエラー有りが出力されると、−１００のような減算が行なわれて加減算器出力はマイナス領域に入り、ボローが発生する。これにより、図１０のアップダウンカウンタの計数値Ｎ値が−１とされてＮ−１となり、リフレッシュ周期が基本周波数に対して１／（Ｎ−１）のように分周されて短くなる。
【００５５】
このようにリフレッシュ周期が短くなることの結果、エラー無しに対応して＋１ずつの加算が行なわれて、計数出力０を超えるとキャリー信号が発生する。この結果、上記アップダウンカウンタは計数値（Ｎ−１）に＋１が加算されるので、もとのＮ値に戻り、それに対応してリフレッシュ周期が基本周波数に対して１／Ｎのように分周されて長くなる。以後、エラー無しが１００回続くと加減算器は再びキャリー信号を発生させる。これにより、上記アップダウンカウンタは計数値Ｎに＋１が加算されてＮ＋１のように大きくなる。この結果、リフレッシュ周期は基本周波数に対して１／（Ｎ＋１）のように分周されて更に長くなる。
【００５６】
そして、データ保持特性の劣るメモリセルによりエラーが検出されると、加減算器では−１００の減算が行なわれて、ボロー信号を発生させて上記分周比を１／Ｎに戻し、更に短い時間内にエラーが検出されると、再び−１００の減算が行なわれる結果、加減算器出力がマイナスの領域となることに応じてボロー信号を発生させる。この結果、リフレッシュ周期が基本周波数に対して１／（Ｎ−１）のように分周されて短くなるという動作を繰り返す。
【００５７】
１つのワード線においては、前記の例では８組織符合に対応したデータが読み出され、それぞれにおいてパリティをチェックし、エラー有りとエラー無しが判定される。したがって、仮に上記８組織符号のうち１つにおいてエラー有りと判定されてアップダウンカンウタ値がＮ−１にされても、直ちにリフレッシュ周期が変わることはない。同様に、そのワード線において、加減算器からキャリー信号が出力されてアップダウンカウンタがＮ＋１にされても、直ちにリフレッシュ周期が変わることはない。つまり、１つのワード線に対応した前記８組織符号のパリティチェッチが終了し、その結果に対応してアップダウンカウンタの計数値が変更され、それにより分周器で次のワード線の選択を行なうリフレッシュ要求信号に発生タイミングが上記分周器によって設定される。
【００５８】
このように加減算器のキャリーとボロー信号は、アップダウンカウンタ（＋１／−１計数器）に送られ、キャリーが発生した時はアップダウンカウンタを＋１し、ボローが発生した時は−１する。したがって、１つのワード線の選択期間中にキャリーとボローが発生すると、分周比はもとのままとなり変化しない。このようにして、過去のエラー無しとエラー有りとが積算される。アップダウンカウンタの出力Ｎは、分周器（デバイダ）に送られて前記のように基本周期の分周比を設定するために用いられる。
【００５９】
前記スリープモードに入る前のリフレッシュ周期、つまりは図１０における基本周期発生器が形成するパルス信号を分周して形成されるリフレッシュ要求信号は、前記約６４Ｍビットのメモリセルうち最もデータ保持時間の短いものでもデータ破壊が生じない短い周期に対応したものとされる。したがって、前記のように１つの半導体集積回路装置にＤＲＡＭ部とＥＣＣ部とを搭載し、温度タイマや分周器及びリフレッシュアドレス発生回路を上記通常動作時のリフレッシュとスリープモードでのリフレッシュに共用する場合、分周器は上記通常動作用と上記スリープモード用の２通りに設定される。特に、スリープモードに入るときには、前記のような１ワード線分での８組織符号によるパリティチェックに要する時間を確保するような周期が最も短い下限の周期として設定される。
【００６０】
したがって、かかる下限の周期により設定された上記基本周期発生器で形成されたパルスがリフレッシュ信号としてリフレッシュアドレス発生回路に送られて最も短い周期でのリフレッシュ動作が開始される。前記図１７図に示したようにメモリセルのデータ保持時間の大半は、上記のようなリフレッシュ周期に対して十分なデータ保持能力を持つために、スリープモードに入るとＥＣＣでのエラー無しが続くことになる。この結果、加減算器では計数出力が１００を超えるごとにキャリー信号を出し続けるので、それに応じてアップダウンカウンタのＮ値が大きくなり、それに対応してメモリセルのリフレッシュ周期が長くされる。つまり、キャリー信号は、アップダウンカウンタの計数値Ｎに反映されて蓄積されてリフレッシュ周期がかかる蓄積結果に反映される。
【００６１】
前記のようにメモリセルのデータ保持特性に合わせてリフレッシュ周期が設定されると、一定の時間内でみたときの前記キャリー信号とボロー信号との発生する数が同じになってそれに対応してアップダウンカンウタの計数値Ｎがほぼ一定に安定してリフレッシュ周期も安定となる。この状態にときに、例えば温度が急変してメモリセルのデータ保持特性が全体として短くなると、前記ボロー信号が連続して形成されて、上記アップダウンカンウタの計数値が−１ずつ減少させられてリフレッシュ周期が上記ボロー信号の発生数に対応して急激に短くなる。このようなボロー信号によるアップダウンカウンタに対する−１の計数動作もまたボロー信号の積算と見做される。
【００６２】
この発明では、上記エラー有りとエラー無しの判定結果を積算させるものであるために、エラー有りあるいはエラー無しの判定結果（積算結果）に対応して、いわばリアルタイムでエラーレートを判定することができるので、その結果に対応してリフレッシュ周期を制御することにより、メモリセルのデータ保持特性の能力に正確に適合させてリフレッシュ周期を最適に設定することができる。つまり、前記のようにＥＣＣによるエラー訂正能力を最大限活用しつつ、約１０秒といったような従来のＤＲＡＭのリフレッシュ動作では到底不可能な長時間にまで延ばすことができる。
【００６３】
上記のように加減算器は、少なくとも＋１００と−１００の範囲の演算結果を保持する機能を有するものであればよい。つまり、そのキャリー信号やボロー信号がアップダウンカウンタに保持されて蓄積されるものであるからである。図１１の例では、少なくとも２００までの出力値を保持する例が示されている。つまり、出力値が１００を超えたときにキャリー信号が発生され、その後にアラー無しにより＋１の演算が行なわれ、エラー有りにより−１００の減算を行なっても出力値が０にならない。このように、加減算器でもキャリー信号あるいはボロー信号を積算させる機能を持たせるものであってもよい。
【００６４】
図１０の実施例において、バイナリ１００進加減算器をバイナリ２００進加減算器に変更しさらに、エラー有りの時に、−１００を−２００に変更すると、２００組織符合当たり１組織符号にエラー符号が含まれる割合となるため、エラーレート０．０００２５％をモニタすることになる。ただしこの場合、温度など環境の変化に対する応答性はその分低下する。
【００６５】
図１０の実施例において、アップダウンカウンタのＤＯＷＮ（−１）をＤＯＷＮ（−２）に変更すると、同様にエラーレート０．０００２５％をモニタすることになるが、前記のバイナリ２００進加減算器に変更して、エラー有りの時に、−２００とするものより、温度が上昇してエラーレートが急激に高くなった場合などでの応答性が向上させることができる。
【００６６】
図１２には、この発明に係るＤＲＡＭの情報保持モード（スリープモード）での動作の一例を説明するためのタイミング図が示されている。リフレッシュ要求信号によりロウ系アドレス選択回路が動作し、ワード線が選択される。このワード線の選択動作によって、前記のような６４ＭビットのＤＲＡＭ部からは約１６Ｋ個のメモリセルが選択されて、その記憶情報がセンスアンプによって増幅されて保持されている。この実施例では、特に制限されないが、低消費電力化や、メモリセルを構成するアドレス選択ＭＯＳＦＥＴのゲートに高電圧が印加されることによる素子劣化を防止する等のために、上記のようなセンスアンプの保持動作に入るとワード線が非選択レベルとされる。
【００６７】
ＥＣＣアドレス発生回路は、Ｙアドレス（情報ビットＹＳ）を発生させて６４ビット分のメモリセルを選択して情報メインアンプによって出力される。前記のようにＥＣＣ部をＤＲＡＭ部と同じ半導体集積回路装置に形成した場合には、上記６４ビットのデータが８ビットずつ８回に分けてシリアルにＥＣＣ部に転送される。このような動作を全体で３２回繰り返すことにより、１組織符号に対応した２０４８ビットのデータが読み出される。そして、検査ビットが８ビットずつ３回に分けて転送されて前記のような２４ビットからなる検査ビットを用いたパリティチェックが行なわれてエラー有り、無しの判定が行なわれる。
【００６８】
同図のようにエラー有りと判定されたなら、アップダウンカウンタが＋１のアップ計数動作を行なう。これにより、分周器の分周比はＮ＋１のように増加される。そして、訂正ビットを含む６４ビットのデータが対応する情報ビットＹＳの６４個のセンスアンプに書き込まれる。つまり、前記のようにワード線が非選択であるので、センスアンプに上記訂正データの書き込みが行なわれる。
【００６９】
以下同様にして、１つのワード線には約１６Ｋビット分のメモリセルが設けられ、１組織符号が約２Ｋビットで構成されるから、全体で８回に渡って繰り返して行なわれる。もしも、エラー無しが続いて加減算器からキャリー信号が形成されると、ダウン信号が発生されてアップダウンカウンタが−１のダウン計数動作を行なう。これにより、分周器の分周比はＮのように減少される。
【００７０】
例えば、上記ワード線の選択前において、加減算器において９５等の計数値が積算されており、上記ワード線の選択動作によって最初に読み出された組織符号にアラー有りが検出されると、加減算器では９５−１００の減算が行なわれてその積算値が−５となるので、ボロー信号が発生してアップダンウカウンタがアップ計数動作を行う。上記同じワード線において、残りの７個の組織符号のパリティチェックにおいエラー無しが５回続くと、加減算器の積算値が０となってキャリー信号を発生してアップダンウカウンタがダウン計数動作を行う。この結果、分周比はもとのＮに戻り結果として、リフレッシュ要求信号の周期は変わらない。つまり、１００組織符号中に１つのエラーが存在した状態であり、前述のように０．０００５％のエラーレートを確保することができる。
【００７１】
上記のようなＥＣＣ部による１ワード線分の８組織符号のパリティチェックが終了し、次のワード線の選択動作に切り替えられる直前までは、ＤＲＡＭは何も動作しない。つまりは、センスアンプのみが動作状態となって上記１ワード線分のメモリセルの記憶情報を保持している。そして、次のワード線に切り替えられる直前に、上記センスアンプに保持された記憶情報に対応したメモリセルが接続されたワード線が再び選択状態にされて、上記センスアンプに保持された約１６Ｋ分の記憶情報がメモリセルに再書き込みされる。このようにして、メモリセルの再書き込のタイミングを最大限遅らせることによりメモリセルの実効的なデータ保持時間を長くさせるものである。
【００７２】
このような再書き込を終了させてから、リフレッシュ要求信号に対応して次のワード線の選択動作に切り替えられる。上記のようなワード線の再選択タイミングは、次のリフレッシュ要求信号が発生される直前に設定すればよいので、前記分周器での計数信号を利用して発生させることができる。つまり、リフレッシュ要求信号が発生させるタイミングに対して、基本周期パルスの数パルス前に正確に上記ワード線の再選択タイミングを発生させることができる。
【００７３】
分周器は、特に制限されないが、カウンタとコンパレータから構成される。カウンタは、例えばアップカウンタから構成されて基本周期発生器のパルスを形成する。コンパレータは、上記カウンタの計数値と上記アップダウンカウンタのＮ値とを比較し、両者が一致したときリフレッシュ周期信号、つまりは前記リフレッシュ要求信号を発生しカウンタをリセットさせる。この構成で、Ｎ値が変更になると、次のリフレッシュ要求信号が発生される周期が変更される。このとき、Ｍ（Ｎ＞Ｍ）を設定することによりコンパレータによって、数パルス（Ｎ−Ｍ）前に上記ワード線の再選択タイミングも簡単に発生させることができる。
【００７４】
これに対して、ダウンカウンタを用いて上記アップダウンカウンタのＮ値を初期値としてセットし、リフレッシュ要求信号を発生した後から上記基本周期発生器のパルスによりダウン計数を行ない、計数値が０になったときに次のリフレッシュ要求信号を発生させるものであってもよい。この場合には、上記更新されたＮ値がダウンカンウタに初期値として取り込まれて、次のリフレッシュ要求信号の発生タイミングが制御される。
【００７５】
図１３には、エラーレート比較器の他の一実施例の回路図が示されている。この実施例では、バイナリ１００進加減算器とアップダウンカウンタをセットとしてバイナリ２進カウンタに変更したものである。さらに実際の回路を簡単にするため、エラー有りの場合の減算を−１２８としたものである。つまり、バイナリー２進加減算器は、２進のアップダウンカウンタにより構成されて１〜６４までの計数部（１〜６段分）が前記加減算器に対応し、エラー無しの信号は＋１のアップ動作を行なう入力端子に供給され、エラー有りの信号は７段目に対してダウン動作（−１２８）を行なう入力端子に供給される。つまり、１ないし６４の各ビット出力は無効とされ、１２８以降の計数出力が前記Ｎ値として分周器に出力される。つまり、前記１２８出力がＮ値を選定する複数ビットのうちの最下位ビットとされる。この場合には、１２８組織符合当たり１組織符号にエラー符号が含まれる割合となるため、エラーレート約０．０００４％をモニタすることになる。
【００７６】
図１４には、図１又は図２の実施例に適用されるＤＲＡＭ一例のブロック図が示されている。このＤＲＡＭは、システムＬＳＩにおける一つのモジュールないしは機能ユニットを構成することになる。特に制限されないが、このＤＲＡＭは、大記憶容量化に適合するようにバンク構成をとる。メモリバンク数は、その個数が例えば、最大１６をもって変更可能とされる。一つのメモリバンク、例えば第１番目のメモリバンクｂａｎｋ１は、メモリセルアレイＭＡ１、センスアンプＳＡ０、ＳＡ１及びセンスアンプと一体とされているような図示しないビット線プリチャージ回路、タイミング発生回路及びカラムセレクタＴＧ１，ＣＳ１、ロウデコーダＲＤ１、及びカラムスイッチ回路ＣＳ１からなる。
【００７７】
それら複数のメモリバンクに対して、アドレス信号及び制御信号のためのアドレスバス／制御バスＡＤＣＢが設定され、データ入出力のためのメモリ内部バス（Ｉ／Ｏ内部バス）ＩＯＢが設定されている。それらバスＡＤＣＢ、ＩＯＢに対して共通のメモリ入出力回路ＭＩＯが設けられている。メモリ入出力回路ＭＩＯは、図１の内部バスＢＵＳに結合されるポートをその内部に持つ。ＤＲＡＭは、また、配線群を介して内部電圧発生制御回路ＶＧＣから供給される基板電圧ＶＢＢ、昇圧電圧ＶＰＰ及び内部電圧ＶＤＬ等の動作電圧が供給される。
【００７８】
上記において、半導体集積回路装置を構成するためのデザインオートメーションにおける設計データの管理単位の都合などに応じて、より広い範囲の要素の集合をより少ない要素からなるとみなすこともできる。例えば、一つのメモリバンクにおけるメモリセルアレイ（ＭＡ１）、センスアンプ（ＳＡ１及びＳＡ２）、ロウデコーダ（ＲＤ１）、及びカラムスイッチ（ＣＳ１）は、一つのメモリマットを構成するとみなすことができ、タイミング発生回路及びカラムセレクタ（ＴＧ１，ＣＳ１）はバンク制御回路を構成するとみなすことができる。この場合には、各メモリバンクは、より単純にメモリマットとバンク制御回路からなるとみなされることになる。
【００７９】
図示のＤＲＡＭの概略を説明すると以下のようになる。ＭＡ１のようなメモリセルアレイは、マトリクス配置された複数のダイナミック型メモリセルと、それぞれ対応するメモリセルの選択端子が結合される複数のワード線と、それぞれ対応するメモリセルのデータ入出力端子が結合される複数のビット線とを含む。
【００８０】
メモリセルを構成する選択ＭＯＳＦＥＴは、例えばＰ型単結晶シリコンからなるような半導体基板上に形成されたＰ型ウエル領域にそのＮ型ソース領域及びＮ型ドレイン領域が形成されたような構造をとる。メモリセルが形成されるＰ型ウエル領域は、ＤＲＡＭ内の上記内部電圧発生制御回路ＶＧＣにより形成された負電位の基板バイアス電圧ＶＢＢが与えられる。これによってメモリセルにおける選択用ＭＯＳＦＥＴのテーリング電流ないしはリーク電流が低減され、メモリセルにおける情報蓄積用容量の情報リークが軽減される。
【００８１】
Ｐ型ウエル領域上には、酸化シリコン膜からなるような絶縁膜を介してメモリセルにおける情報蓄積用容量が形成される。情報蓄積用容量の一方の電極は、選択用ＭＯＳＦＥＴのソース領域とみなせる電極領域に電気的に結合される。複数のメモリセルのための複数の情報蓄積用容量のそれぞれの他方の電極は、いわゆるプレート電極と称される共通電極とされる。プレート電極は、容量電極として所定の電位が与えられる。
【００８２】
情報蓄積用容量は、メモリセルアレイのサイズを小さいものとするよう比較的小さいサイズを持つことが望まれるとともに、それ自体で長い情報保持時間を持つように大きい容量値を持つことが望まれる。情報蓄積用容量は、大きい容量値を持つように、その電極間に挟まれる誘電体膜が、例えば酸化タンタルもしくは酸化シリコンのような比較的大きい誘電率を持つ材料から選択され、かつ単位面積当たりの容量を増大するように極めて薄い厚さとされる。複数の情報蓄積用容量のためのプレート電極電位は、内部電圧発生制御回路ＶＧＧによって形成されるところの回路の電源電圧ＶＤＬの半分に等しいような中間電位にされる。
【００８３】
これによって、情報蓄積用容量の一方の電極に蓄積すべき情報に応じて電源電圧ＶＤＬレベルのようなハイレベルが供給された場合と、かかる一方の電極に回路の接地電位に等しいようなロウレベルが供給された場合とのどの場合であっても、プレート電極電位が電源電圧ＶＤＬのほぼ半分の電位にされる。すなわち、誘電体膜に加わる電圧は、電源電圧ＶＤＬのほぼ半分のような小さい値に制限される。これによって誘電体膜は、その耐圧の低下が可能となり、また印加電圧の減少に伴う不所望なリーク電流の減少も可能となるので、その厚さを限界的な薄さまで薄くすることが可能となる。
【００８４】
タイミング発生及びカラムセレクタＴＧ１，ＣＳ１のようなタイミング発生及びカラムセレクタは、メモリ制御回路ＭＣＣ内のグローバル制御回路からの動作制御信号によって動作制御されるとともに、バスＡＤＣＢを介して供給されるバンク選択信号によって活性化ないしは選択され、メモリセルアレイのビット線のためのビット線プリチャージ回路、ロウデコーダ、センスアンプ、それ自身の内部におけるカラムセレクタ等の各種回路の動作制御のための各種内部タイミング信号を形成する。タイミング発生及びカラムセレクタにおけるカラムセレクタは、内部タイミング信号によってその動作が制御され、バスＡＤＣＢを介して供給されるカラムアドレス信号をデコードし、カラムスイッチ回路ＣＳ１のような当該バンクにおけるカラムスイッチ回路を動作させるためのデコード信号を形成する。
【００８５】
ロウデコーダＲＤ１のようなロウデコーダは、タイミング発生及びカラムセレクタから供給されるタイミング信号によってその動作タイミングが制御され、バスＡＤＣＢを介して供給されるアドレス信号をデコードし、対応するメモリセルアレイにおけるワード線を選択する。
【００８６】
図示しないビット線プリチャージ回路は、ロウデコーダが活性化される前のようなタイミングにおいてプリチャージタイミング信号によって動作され、対応するメモリセルアレイにおける各ビット線を電源電圧ＶＤＬのほぼ半分の電圧に等しいようなレベルにプリチャージする。
【００８７】
センスアンプＳＡ０、ＳＡ１のようなセンスアンプは、ロウデコーダが活性化された後にＴＧ１のようなタイミング発生及びカラムセレクタ回路ＣＳ１から発生されるセンスアンプ用タイミング信号によって動作され、ロウデコーダによって選択されたメモリセルによってビット線に与えられた信号、すなわち読み出し信号を増幅する。センスアンプにおける各ビット線に対応される図示しない複数の単位センスアンプのそれぞれは、良く知られたＣＭＯＳ構成のセンスアンプと実質的に同じ構成にされる。
【００８８】
すなわち、単位センスアンプのそれぞれは、ゲート・ドレインが交差接続された一対のＰチャンネル型ＭＯＳＦＥＴと、同様にゲート・ドレインが交差接続された一対のＮチャンネル型ＭＯＳＦＥＴとをもつ。一対のＰチャンネル型ＭＯＳＦＥＴのドレイン及び一対のＮチャンネル型ＭＯＳＦＥＴのドレインは対応する対のビット線に結合される。一対のＰチャンネル型ＭＯＳＦＥＴのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して動作電位ＶＤＬが与えられる。同様に一対のＮチャンネル型ＭＯＳＦＥＴのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して回路の接地電位のような動作電位が与えられる。
【００８９】
メモリセルアレイを挟んでの２つのセンスアンプ配置は、次のような構成を意味する。すなわち、メモリセルアレイの一方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の飛び飛びのビット線が結合され、メモリセルアレイの他方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の残りの飛び飛びのビット線が結合される。この構成は、センスアンプを構成する複数のＭＯＳＦＥＴを必要とされるサイズに応じて比較的大きいピッチをもって配置せざるを得ないときにおいて、メモリセルアレイにおける複数のビット線のピッチを微細化する上で効果的である。
【００９０】
カラムスイッチ回路ＣＳ１のようなカラムスイッチ回路は、対応するカラムセレクタから出力される選択信号によって動作される。カラムスイッチ回路によって、メモリセルアレイにおける複数のビット線の内のカラムセレクタによって指示されたビット線が選択され、メモリ内部バスＩＯＢに結合される。
【００９１】
メモリ入出力回路ＭＩＯは、半導体集積回路装置の内部バスＢＵＳに結合され、かかる内部バスＢＵＳからのアドレス信号及び制御信号を受け、それを内部のバスＡＤＣＢに伝送する。メモリ入出力回路ＭＩＯは、また、バスＢＵＳとメモリ内部バスＩＯＢとの間のメモリデータの入出力を行う。
【００９２】
メモリ制御回路ＭＣＣは、半導体集積回路装置のＣＰＵ等で形成された動作制御信号を受け、それらの信号に応じた制御動作を行う。メモリ制御回路ＭＣＣは、メモリ制御回路ＭＣＣの動作は、通常の動作モードでのリード／ライト動作及びリフレッシュ動作と、前記のようなスリープモード（情報保持モード）等の設定が行なわれる。また、通常動作時のリフレッシュ制御回路も含まれる。この場合、特に制限されないが、リフレッシュ動作は全バンク同時に行なうようにされる。
【００９３】
内部電圧発生制御回路ＶＧＣは、ＤＲＡＭの電源端子ＶＤＤと基準電位端子ＶＳＳとの間に供給される電源電圧を受け、前述のようなメモリセルアレイのための基板バイアス電圧ＶＢＢ、ＶＤＬ及びワード線の選択レベルに用いられる昇圧電圧ＶＰＰの他、前記プレート電圧のような内部電圧を形成する。特に制限されないが、メモリセルアレイのための基板バイアス電圧ＶＢＢは、その詳細を図示しないけれども、ＣＭＯＳ制御ゲート及び複数段のＣＭＯＳインバータ回路によって構成され電源電圧ＶＤＤによって動作されるリングオシレータのようなオッシレータと、容量とダイオード接続のＭＯＳＦＥＴとによってかかるオシレータからの電源電圧レベルの振幅の発振信号を受け周期的に負電位レベルのパルスを出力するチャージポンプ回路と、かかるチャージポンプ回路から出力される負電位レベルのパルスを出力点に供給するダイオード接続のＭＯＳＦＥＴのような整流回路とから構成される。該出力点には、それにおける寄生容量のような容量に出力ＶＢＢとしての出力が得られる。昇圧電圧ＶＰＰも、上記と類似のチャージポンプ回路によりＶＤＬ＋Ｖｔｈ（アドレス選択ＭＯＳＦＥＴのしきい値電圧）のような昇圧電圧とされる。なお、ＶＤＬは、電源電圧ＶＤＤを降圧した電圧とされる。
【００９４】
この実施例のＤＲＡＭは、特に制限されないが、コマンドとの組み合わせで外部バスを通してアドレス信号が取り込まれる。ＭＩＯは外部バスから信号をアドレス信号と判定したなら上記アドレスバス制御バスＡＤＢＣに送出し、書き込みデータと判定したならＩ／Ｏ内部バスに伝える。前記のように６４ビットの単位で外部バスにデータ入力出力を行なうときに、アドレス信号の伝送線も共用することにより外部バスの信号線数の増加を防ぐことができる。
【００９５】
この実施例のＤＲＡＭは、前記のようなＥＣＣによってスリープモードでのリフレッシュ周期が長くされる。メモリセルのデータ保持特性が全体として非常に良いものでは、前記のような約１０秒を超えて長くされる。しかしながら，この周期を極端に長くすると安定的なエラーレートの判定が行え無くなる。そこで、メモリセルのデータ保持特性の実力が分周器の分周比Ｎに反映されていることに着目し、かかる分周比Ｎ、言い換えるならばエラー有りとエラー無しの積算量に対応して、メモリセルに書き込む電圧ＶＤＬや基板電圧ＶＢＢを制御して消費電流を削減させるようにしてもよい。
【００９６】
例えば、前記分周器の分周比Ｎが所定の値Ｐより大きいときは、メモリセルのデータ保持特性が良いと判定して電圧ＶＤＬを小さくする。あるいは基板電圧ＶＢＢを浅くする。上記電圧ＶＤＬやＶＢＢの電圧値は、複数通りの制御が可能なように決めておき、それぞれに対応した判定値Ｐ１〜Ｐｎと前記分周比Ｎの比較により、ＶＤＬ１〜ＶＤＬｎあるいはＶＢＢ１〜ＶＢＢｎのような複数通りの制御を行なうようにすることもできる。この結果、メモリセルでのデータ保持を確保しつつ消費電流を削減することができる。
【００９７】
前記のように約２．４ｍｓの間隔でリフレッシュを行いながら、リフレッシュしたワード線のデータを読み出し、平均すると１２ワード線（３０ｍｓ）単位でＥＣＣのエラーチェックを１回行なうという動作により情報保持モードが実施される。１ワード線分のリフレッシュでみるとＥＣＣへのデータ転送を８ビットずつ行なうときには、１組織符号では検査ビットを含めて８×３２＋３（＝２５９）と、１回のエラーチェックが行なわれて、１ワード線当たり８組織符号のときには２５９×８（＝２０７２）回のデータ転送と８回のエラーチェックを行なうこととなる。このような動作時間は、ワード線の選択動作及びセンスアンプの増幅時間を含めても０．４ｍｓには満たない時間で済む。
【００９８】
この結果、前記約２．４ｍｓの間隔でのワード線の切り替えによるリフレッシュ動作において、その大半の２ｍｓの間は前記分周器による次のリフレッシュ要求信号を発生させる計数動作が行なわれるのみである。そこで、上記ＥＣＣによる内部電圧発生制御回路ＶＧＣの制御動作に、ＤＲＡＭでの直流電流やリーク電流経路を遮断させるという機能を付加するものとしてもよい。例えば、ＤＲＡＭ側は前記センスアンプが１ワード線分の記憶情報を保持しており、そのワード線を選択するアドレスが保持されていればよい。そこで、前記１ワード線分のＥＣＣ動作が終了した後から前記のワード線を選択して再書き込みを行なうまでの間の約２ｍｓの間、昇圧電圧ＶＰＰやＶＢＢ発生回路もチャージポンプ動作回数を減らなどによって低消費電力モードにするようにしてもよい。
【００９９】
図１５は、この発明に係る半導体集積回路装置の一実施例の構成図が示されている。この実施例では、前記図９の実施例に対応してＥＣＣ制御部とＥＣＣメモリをＤＲＡＭチップとは別チップに構成したものである。ＤＲＡＭチップとＥＣＣチップの間は、制御コマンド及びデータ通信線を構成する数本、最低で２本によりデータのやり取りを行う。これにより、ＤＲＡＭチップには、制御コマンド及びデータ通信回路とそのためのパッドだけの簡単な回路を付加して置くだけで、上記ＥＣＣチップと組み合わせて使用できるし、それ自体で使用できるものとなる。
【０１００】
図１６には、この発明に係る半導体集積回路装置の一実施例の構成図が示されている。同図には、前記図１５の実施例に対応したマルチチップパッケージの形態が示されいる。（Ａ）は、マルチチップパッケージ（ＭＣＰ）であり、インナー配線（ボンディングワイヤとリードフレーム）を通してＤＲＡＭチップとＥＣＣ制御チップとが接続される。（Ｂ）は、チップサイズパッケージ（ＣＳＰ）であり、ＤＲＡＭチップ上にＥＣＣチップが積層構造に組み立てられてワイヤボンディングによって上記インナー配線が形成される。このように、２つの半導体チチップを１つの半導体集積回路装置に組み込むには種々の形態が可能で応用範囲が広いことが特徴である。
【０１０１】
この実施例においては、ＤＲＡＭのリフレッシュ周期をワーストビットのデータ保持時間に合わせる必要があるが、ＥＣＣとの組み合わせによりリフレッシュ周期を最小の時間より伸ばすことでリフレッシュ電流の低減を図ることができる。これにより破壊したメモリセルデータは、搭載したＥＣＣメモリとＥＣＣ符号複合回路により訂正される。ＥＣＣ制御回路と、ＤＲＡＭの全記憶容量に比べて非常に小さなパリティビット領域を確保することでＤＲＡＭのリフレッシュ周期を大幅に伸ばすことができる。そして、ＥＣＣによる訂正率を監視することで、環境温度に追従した内部リフレッシュ周期を得ることが可能である。
【０１０２】
また、上記ＥＣＣによる訂正率の監視を利用してＤＲＡＭの基板電圧ＶＢＢや動作電圧ＶＤＬを制御することでメモリセルのｐｎ接合リーク電流の低減と、情報電荷量を増加させることで、ワーストビットのデータ保持時間を長くし、上記ＥＣＣの効果によりリフレッシュ周期を伸ばすことも可能である。これとは逆に、ビット線に印加される電圧を低下させることで、さらにリフレッシュ動作電流を低減することも可能である。すなわち、本願における電源制御の目的は、基板電圧ＶＢＢを浅くすることにより、リーク電流を減らし、動作電圧ＶＤＬ及び昇圧電圧ＶＰＰの低電圧化により、消費電流を減らすことにある。
【０１０３】
ＤＲＡＭの全記憶容量に比べて少ないＥＣＣ用メモリセルの追加で実現できるためチップ面積の増加を抑えることができる。ＥＣＣ用メモリセルにＤＲＡＭメモリセルの追加ではなくＳＲＡＭを使用することができため応用範囲を広くできる。本体チップと本ＥＣＣ制御チップを別チップ同士で組み含わせることができるため応用範囲を広くできる。ＥＣＣエラーレートをモニタし自動的にリフレッシュ周期を最適化するためにプローブ検査での厳密なリフレッシュタイマー周期のトリミングが不要でありコストダウンが可能となる。
【０１０４】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 複数のデータとそれに対応した検査ビットを用いて誤り検出動作を行ない、誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな所望のエラーレートに対応した重みを持って上記第１検出信号の積算を減ずる第２方向に積算させ、かかる積算結果により、それまで処理されたデータに関してのエラーレートを正確に判定することができるという効果が得られる。
【０１０５】
（２） 上記に加えて、上記複数のデータと上記検査ビットとをメモリ回路から読み出されたものとすることにより、メモリ回路のデータ保持能力を判定することができるという効果が得られる。
【０１０６】
（３） 情報保持モードのときに起動されて、ダイナミック型メモリセルを有するメモリ回路に保持された複数のデータを読み出して誤り検出訂正用の検査ビットを生成して追加メモリ回路に記憶させ、ＥＣＣ回路により一定のリフレッシュ周期で上記複数のデータとそれに対応した検査ビットを読み出して誤り検出と訂正を行ない、誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな重みを持って、しかも第１積算を減ずる第２方向に積算させ、その積算量が上記第１方向において一定の量を超えたときに上記リフレッシュ周期を所定の時間だけ長くし、上記積算量が上記第２方向において一定の量を超えたときに上記リフレッシュ周期を所定時間だけ短くするエラーレート選定回路を設けることにより、高い信頼性を確保しつつ情報保持動作の低消費電力化を実現することができるという効果が得られる。
【０１０７】
（４） 上記に加えて、上記追加メモリ回路を上記メモリ回路と同じダイナミック型メモリセルで構成し、Ｘ系のアドレス選択回路を共用することにより、高集積化を実現することができるという効果が得られる。
【０１０８】
（５） 上記に加えて、上記情報保持モードとメモリ回路のリード／ライト動作を含む通常モード時にリフレッシュアドレス発生回路を共用し、上記ＥＣＣ回路に上記リフレッシュアドレスに指定されたワード線の中から上記データを選択するＥＣＣアドレス発生回路を設け、上記リフレッシュアドレス発生回路で形成されたＸ系アドレス信号と、上記ＥＣＣアドレス発生回路で形成されたＹ系アドレス信号とをアドレス制御回路に伝えて、上記情報保持モードと通常モード時に対応して上記メモリ回路に伝えることにより簡単な回路の追加により、合理的に高い信頼性を確保しつつ情報保持動作の低消費電力化を実現することができるという効果が得られる。
【０１０９】
（４） 上記に加えて、上記リフレッシュアドレス発生回路を温度依存タイマによ６周波数が制御される発振信号と、それを分周する可変分周回路で形成された起動信号を計数してリフレッシュアドレス信号を生成するものとし、上記可変分周回路の分周比を上記エラーレート選定回路により設定することにより上記リフレッシュ周期をエラーレートに対応して設定することができるという効果が得られる。
【０１１０】
（７） 上記に加えて、上記第１検出信号に対する第２検出信号の重みの比は、許容エラーレートに対応して設定することにより、かかるエラーレートに対応した所望の信頼性を確保することができるという効果が得られる。
【０１１１】
（６） 上記に加えて、上記許容エラーレートを複数ビットからなる２進数により８定し、上記第１検出信号を、上記複数ビットに対応した２進の第１カウンタ回路より計数して、そのキャリー信号を２進の第２カンウタ回路に伝えてアップ計数動作を行なわせ、上記第２検出信号を、上記第２カウンタ回路に対してダウン計数動作を行なわせることにより、簡単な構成により第２カウンタの計数値をそのまま前記可変分周回路の分周比を設定するものとして用いることができるという効果が得られる。
【０１１２】
（９） 上記に加えて、上記メモリ回路とデータ保持制御回路とを１つの半導体チップ上に形成することにより、高性能でデータ保持特性の良好なＤＲＡＭを備えた半導体集積回路装置を得ることができるという効果か得られる。
【０１１３】
（１０） 上記に加えて、上記メモリ回路を第１半導体チップに形成し、上記データ保持制御回路を第２半導体チップに形成してマルチチップパッケージに搭載して１つの半導体集積回路装置を得ることにより、上記第１チップに汎用性を持たせられるので量産性の向上を図ることができるという効果が得られる。
【０１１４】
（１１） 上記に加えて、上記第１半導体チップと第２半導体チップを制御コマンドとデータ通線線とにより相互に接続し、それぞれの半導体チップにかかる通信回路を設けることにより、ＥＣＣ動作での消費電流を抑えることができるという効果が得られる。
【０１１５】
（１２） 上記に加えて、上記第１半導体チップと第２半導体チップを積層構造として１つのパッケージに搭載することにより、両者の温度をほぼ同一にでき、温度制御が簡単になるという効果が得られる。
【０１１６】
（１３） 上記に加えて、上記データ保持制御回路に上記エラーレートモニタ動作での積算量に対応して、メモリセルに書き込む電圧レベル又は基板電圧を制御する機能を付加することにより、いっそうの低消費電力化を図ることができるという効果が得られる。
【０１１７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ＥＣＣ回路は、前記実施例のような誤り訂正能力を持つものであれば何であってもよい。例えば、ＣＲＣを用いるものであってもよい。また、この発明に係るエラーレートを判定方法は、通信回線を通して伝送されたデータに適用し、エラーレートが所望のレート以下のときにはデータの再転送を要求する等にも用いることができる。また、フラッシュメモリや強誘電体メモリ等の不揮発性メモリ回路では前記のようなエラーレートの判定結果により、データ保持特性の劣化を検出して、データの再書き込みを実施することにも適用できる。このようにデータのエラーレートの判定に広く利用することができる。このエラーレート判定方法は、前記実施例のようなハードウェアにより実施することの他、コンピュータシステム等のソストウェアによっても同様に実施することができる。
【０１１８】
前記エラー無しの検出信号とエラー有りの検出信号の積算は、前記のようなデジタルカウンタ回路を用いるものに代えて、アナログ的に行なうようにするものであってもよい。例えば、チャージポンプ回路を利用して、前記キャリー信号により一定量の電荷をキャパシタに蓄積し、前記ボロー信号により前記エラーレートに対応した大きな電荷量を上記キャパシタから放出させるようにしたり、アロログ演算回路により前記キャリー信号に対応した単位電圧をキャパシタの保持電圧に加算して積算させ、前記ボロー信号に対応してエラーレート倍された電圧を減算させて積算結果とするものであってもよい。この発明が適用されるダイナミック型ＲＡＭにおいて、メモリアレイの構成は、相補のビット線を平行に延長させるいわゆる折り返しビット線（２交点）方式、あるいはセンスアンプを中心にして相補ビット線を両側に延長させるという、いわゆるオープンビット線（１交点）方式等何であってもよい。
【０１１９】
この発明は、各種データの転送や記憶を行なうシステムでのエラーレート判定方法及びこのエレーレート判定方法を用いたＤＲＡＭ混載システムＬＳＩ、ＤＲＡＭメモリモジュール、マルチチツプモジュールメモリ、積層ＣＳＰメモリ等ＤＲＡＭ及び各種メモリ回路やデータ転送回路を含む半導体集積回路装置に広く利用することができる。
【０１２０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。複数のデータとそれに対応した検査ビットを用いて誤り検出動作を行ない、誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな所望のエラーレートに対応した重みを持って上記第１検出信号の積算を減ずる第２方向に積算させ、かかる積算結果により、それまで処理されたデータに関してのエラーレートを正確に判定することができる。
【０１２１】
情報保持モードのときに起動されて、ダイナミック型メモリセルを有するメモリ回路に保持された複数のデータを読み出して誤り検出訂正用の検査ビットを生成して追加メモリ回路に記憶させ、ＥＣＣ回路により一定のリフレッシュ周期で上記複数のデータとそれに対応した検査ビットを読み出して誤り検出と訂正を行ない、誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな重みを持って、しかも第１積算を減ずる第２方向に積算させ、その積算量が上記第１方向において一定の量を超えたときに上記リフレッシュ周期を所定の時間だけ長くし、上記積算量が上記第２方向において一定の量を超えたときに上記リフレッシュ周期を所定時間だけ短くするエラーレート選定回路を設けることにより、高い信頼性を確保しつつ情報保持動作の低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】本願が適用されるシステムＬＳＩの一実施例を示す概略ブロック図である。
【図２】本願が適用されるシステムＬＳＩの他の一実施例を示す概略ブロック図である。
【図３】図１のメモリ回路（ＤＲＡＭ）の一実施例を示す詳細ブロック図である。
【図４】図１の実施例に対応したＤＲＡＭ部の一実施例を示す構成図である。
【図５】図２の実施例に対応したＤＲＡＭマクロ部及びＳＲＡＭマクロ部の一実施例を示す構成図である。
【図６】この発明をダイナミック型ＲＡＭに適用した場合の一実施例を示すブロック図である。
【図７】この発明に用いられるＥＣＣ部を１つの半導体チップで構成した場合の一実施例を示すブロック図である。
【図８】図７のＥＣＣチップと組み合わせられるＤＲＡＭチップの一実施例を示すブロック図である。
【図９】図７のＥＣＣチップと図８のＤＲＡＭチップとを組み合わせた場合の１つの半導体記憶装置のブロック図である。
【図１０】この発明に用いられるエラーレート比較器の一実施例を示す回路図である。
【図１１】図１０のエラーレート比較器の動作説明図である。
【図１２】この発明に係るＤＲＡＭの情報保持モードでの動作の一例を説明するためのタイミング図である。
【図１３】この発明に用いられるエラーレート比較器の他の一実施例を示す回路図である。
【図１４】図１又は図２の実施例に適用されるＤＲＡＭの一実施例を示すブロック図である。
【図１５】この発明に係る半導体集積回路装置の一実施例を示す構成図である。
【図１６】この発明に係る半導体集積回路装置の一実施例を示す構成図である。
【図１７】この発明を説明するための一般的なダイナミック型メモリセルのデータ保持時間の累積度数を示す特性図である。
【図１８】図１７の―定の累積度数におけるデータ保持持時間の温度依存性を示す特性図である。
【符号の説明】
ＭＡ…メインアンプ、ＷＡ…ライトアンプ、ｂａｎｋ…バンク、ＭＣＣ…メモリ制御回路、ＭＩＯ…メモリ入出力回路、ＴＧ１…タイミング発生回路、ＣＳ１…カラムセレクタ、ＲＤ１…ロウデコーダ、ＳＡ１，ＳＡ２…センスアンプ、ＭＡ１…メモリセルアレイ、ＶＧＣ…内部電圧発生制御回路。
【発明の属する技術分野】
この発明は、エラーレート判定方法と半導体集積回路装置に関し、主にダイナミック型メモリセルで構成されたメモリ回路におけるデータ保持技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるものとして、特開平１１−２１３６５９号公報（以下、先行技術１という）、特開平７−２６２７９４号公報（以下、先行技術２という）のあることが判明した。先行技術１は、ＤＲＡＭのリフレッシュサイクル間隔をスリープ状態において最適化するために、エラー訂正復合化回路によって検出された誤り行数を用いて、リフレッシュサイクルの頻度をＣＰＵによるソフトウェアにより制御するというものであり、先行技術２はＥＣＣ回路をＤＲＡＭに内蔵させて、エラー検出し、その訂正データをメモリセルに書き込むようにするものである。これらの先行技術１及び２には、後で説明する本願発明のように高い精度でリフレッシュ時のエラーレートをモニタし、メモリセルの持つ情報保持時間を最適化することを示唆するような記載は一切見当たらない。
【０００３】
【発明が解決しようとする課題】
上記先行技術１のようにエラー訂正復合化回路によって検出された誤り行数を用いてリフレッシュサイクルの頻度を制御する場合、誤り行数をどのように判定するかについて十分な検討がなされていない。例えば、リフレッシュの途中で誤り行数が許容数に到達したときに直ちにリフレッシュ周期を短くすると、その後に行なわれるメモリセルのリフレッシュにおいて誤りが行が無かったとき、上記リフレッシュ周期を短くした結果なのかあるいは上記の誤り行数がリフレッシュ開始時に集中しただけなのかが判らない。つまり、上記のようにリフレッシュ周期を短くしなくとも、誤り行が生じない場合もあることが考えられるので、上記のようにリフレッシュの途中でその周期を変更してしまうことは、その後に行なわれるメモリセルの誤り検出結果を無視するものであるので、メモリセルのデータ保持能力を正しく評価したものにはならない。
【０００４】
そこで、全てのメモリセルのリフレッシュが終了するのを待って上記誤り行数の許容数の判定を行なうようにすることが考えられるが、全てのメモリセルのリフレッシュが終了するのを待った判定を行なうと、誤り行数が許容数をはかるに超えてしまう場合には対処することができなくなり、本来の誤り訂正の信頼性が保証できなくなってしまう。また、先行技術２には、エラー訂正復合化回路によって検出された誤り行数を用いてリフレッシュサイクルの頻度を制御するという発想は存在しない。
【０００５】
上記先行技術１において、本来の目的である消費電力を削減するという観点で検討すると疑問が残る。つまり、上記のようなエラー訂正復合化回路によって検出された誤り行数を用いてリフレッシュサイクルの頻度を制御する。これは、主に中央処理装置でのソフトウェアにより実施される。この構成では、ＤＲＡＭのデータ保持動作のためだけに、中央処理装置が関与してＤＲＡＭリフレッシュ動作のためにアドレス生成及びデータの入出力が行なわれる。したがって、ＤＲＡＭでは、比較的大きな負荷容量を持つシステムバスにデータを出力させるために大きな消費電力を費やすこととなる上に、中央処理装置によるＤＲＡＭへのアドレス入力等にも上記同様に大きな負荷容量を持つアドレスバスを駆動するのに大きな消費電力が費やされるものである。したがって、ＤＲＡＭ自身によるロウ系の内部回路のみが動作するだけの従来のセルフリフレッシュでの消費電力と比べてみたとき、上記のようにＤＲＡＭが搭載されたシステム上でエラー訂正復合化回路による誤り行数を用いてリフレッシュサイクルの頻度を減少させることが格別有利であるとは考えにくい。
【０００６】
この発明の目的は、信頼性の高いデータのエラーレートの判定方法とダイナミック型メモリセルを用いたメモリ回路での高い信頼性を確保しつつ情報保持動作の低消費電力化を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうちの代表的なものの概要を簡単に説明すれば、下記の通りである。複数のデータとそれに対応した検査ビットにより誤りのないことの第１検出信号を積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな所望のエラーレートに対応した重みを持って上記第１検出信号の積算を減ずるように積算して上記複数のデータのエラーレートを判定する。そして、エラーレートの判定に基づき、ダイナミック型メモリセルで構成されたメモリ回路のリフレッシュサイクルの頻度を制御する。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。ダイナミック型メモリセルを備えて情報保持モードを有するメモリ回路に対して、上記メモリ回路の情報保持モードのときに起動されて、上記メモリ回路に保持された複数のデータを読み出して誤り検出訂正用の検査ビットを生成して追加メモリ回路に記憶させ、一定のリフレッシュ周期で上記複数のデータとそれに対応した検査ビットを読み出して誤り検出と訂正を行なうＥＣＣ回路と、上記ＥＣＣ回路での誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな重みを持って、しかも第１積算を減ずる第２方向に積算させ、その積算量が上記第１方向において一定の幅を超えたときに上記リフレッシュ周期を所定の時間だけ長くし、上記積算量が上記第２方向において一定の幅を超えたときに上記リフレッシュ周期を所定時間だけ短くするエラーレート選定回路とを設ける。
【０００９】
【発明の実施の形態】
図１には、本願が適用されるシステムＬＳＩの一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上において形成される。この実施例では、内蔵されるメモリ回路として、通常ＤＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）１及びＤＲＡＭ２と、それに追加された追加ＤＲＡＭ１及び追加ＤＲＡＭ２と、ＥＣＣ回路ＥＣＣ１及びＥＣＣ２が代表として例示的に示されている。本実施例では、ＤＲＡＭと、追加ＤＲＡＭ、ＥＣＣ(Error Checking and Correction；誤り検出訂正）がそれぞれ２個づつ搭載されているが、どちらか一方でも構わないし、例えばＥＣＣを共用してもよい。
【００１０】
ＥＣＣは本システムＬＳＩがスリープ状態に遷移したことをマイクロプロセッサＣＰＵ側から知らされた時に、通常ＤＲＡＭ１及びＤＲＡＭ２に蓄えられた情報に対するＥＣＣ１とＥＣＣ２での検査符号をそれぞれ対応する追加ＤＲＡＭ１と追加ＤＲＡＭ２に書き込みスリープ状態に移行する。このスリープ状態は、メモリ回路に対して実質的な読み出しや書き込み動作を行なわない情報保持モードであり、この部分の動作については後で詳しく説明する。
【００１１】
ダイナミック型メモリセルは、読み出しや書き込み動作のときでも、一定の周期で記憶電荷を読み出し、もとの電荷の状態に書き戻すというリフレッシュ動作が行なわれる。このような読み出しや書き込み動作の間に行なわれるリフレッシュ動作は、上記情報保持モードとは異なるものである。上記スリープ状態でのダイナミック型メモリセルでのリフレッシュ動作おいて、上記ＥＣＣ１とＥＣＣ２による検査符号を用いた誤り検出と訂正に加え、本発明に係るエラーレート判定方法に従い、リフレッシュサイクルがメモリセルのデータ保持時間に対応して最適化されるよう設定される。
【００１２】
本システムＬＳＩにおいては、それに要求れる機能に応じて複数の回路ブロック、すなわち、前記メモリ回路（ＤＲＡＭ１，ＤＲＡＭ２等）の他に入出力回路（以下、Ｉ／Ｏという）や他の回路が設けられる。他の回路の例としては、リードオンリメモリ（以下、ＲＯＭという）、Ｄ／Ａ変換器（以下、ＤＡＣという）、Ａ／Ｄ変換器（以下、ＡＤＣという）、割り込み制御回路（以下、ＩＮＣという）、クロック発生回路（以下、ＣＫＧという）、スタティックメモリ（以下、ＳＲＡＭという）、ＤＭＡコントローラ（以下、ＤＭＡＣという）等がある。
【００１３】
図示のシステムＬＳＩは、いわゆるＡＳＩＣ（アプリケーション・スペシファイド・インテグレーテッド・サーキッツ）すなわち特定用途ＩＣを構成するようにされる。すなわち、図示のほとんどの回路ブロックは、ＡＳＩＣ構成を容易ならしめるように、それぞれ独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模、構成が変更可能にされる。ＡＳＩＣとしては、図示の回路ブロックの内、実現すべき電子システムが必要としない回路ブロックは、半導体基板上に搭載しないようにすることができる。逆に、図示されていない機能単位の回路ブロックを追加することもできる。
【００１４】
マイクロプロセッサ（以下、ＣＰＵという）は、その詳細を図示しないけれども、その内部に命令レジスタ、命令レジスタに書込まれた命令をデコードし、各種のマイクロ命令ないしは制御信号を形成するマイクロ命令ＲＯＭ、演算回路、汎用レジスタ、内部バスに結合するバスドライバ、バスレシーバなどの入出力回路を持つ。上記ＣＰＵは、ＲＯＭなどに格納されている命令を読み出し、その命令に対応する動作を行う。
【００１５】
ＣＰＵは、Ｉ／Ｏを介して入力される外部データの取り込み、ＲＯＭからの命令や命令実行のために必要となる固定データのようなデータの読み出し、ＤＡＣへのＤ／Ａ変換すべきデータの供給、ＡＤＣによってＡ／Ｄ変換されたデータの読み出し、ＳＲＡＭ、ＤＲＡＭ１，ＤＲＡＭ２へのデータの読み出しと書き込み、ＤＭＡＣの動作制御等を行う。内部バスは、ＣＰＵによる図示の回路ブロックの動作制御のために利用される制御線を含み、またＤＭＡＣなどの回路ブロックからの状態指示信号をＣＰＵに伝えるために使用される。ＣＰＵは、またＩＮＣにおける指示レジスタなどにセットされた動作制御信号を内部バスを介して参照し、必要な処理を行う。ＣＰＵは、ＣＫＧから発生されるシステムクロック信号を受けそのシステムクロック信号によって決められる動作タイミング、周期をもって動作される。
【００１６】
ＣＰＵは、その内部の主要部が、ＣＭＯＳ回路、すなわちＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとからなる回路から構成される。特に制限されないが、ＣＰＵを構成するＣＭＯＳ回路は、図示しないＣＭＯＳスタテック論理回路、ＣＭＯＳスタティックフリップフロップのようなスタティック動作可能なＣＭＯＳスタティック回路と、信号出力ノードへの電荷のプリチャージと信号出力ノードへの信号出力とをシステムクロック信号に同期して行うようなＣＭＯＳダイナミック回路とを含む。
【００１７】
ＣＰＵは、ＣＫＧからのシステムクロック信号の供給が停止されたなら、それに応じて動作停止状態にされる。停止状態において、ダイナミック回路の出力信号は、回路に生じる不所望なリーク電流によって不所望に変化されてしまう。スタテックフリップフロップ回路構成のレジスタ回路のような回路は、システムクロック信号の非供給期間であっても以前のデータを保持する。
【００１８】
システムクロック信号の非供給期間においては、ＣＰＵの内部のスタテック回路における各種ノードでの信号レベル遷移が停止され、またダイナミック回路での出力ノードでのディスチャージないしプリチャージが停止される。この状態では、動作状態のＣＭＯＳ回路が消費する動作電流のような比較的大きい消費電流、すなわち各種ノード及びそれぞれにつながる配線が持つ浮遊容量、寄生容量へ信号変位を与えるように電源線から与えられるチャージ、ディスチャージ電流は、実質的にゼロとなる。このことから中央処理部ＣＰＵは、ＣＭＯＳ回路のリーク電流に等しいような小さい電流しか流れず、低消費電力状態となる。このようなＣＰＵの動作停止期間に対応して、ＤＲＡＭ１，ＤＲＡＭ２は情報保持モード（スリープモード）にされる。
【００１９】
ＣＫＧは、外部端子を介して外部クロック信号を受け、その外部クロック信号に対応した周期のシステムクロック信号を形成する。ＣＫＧによるシステムクロック信号の発生は、ＩＮＣからの動作制御信号に応答するモード信号やイニシャル動作指示信号制御信号及びＣＰＵからの制御信号によって制御される。動作制御信号によってスタンバイ動作が指示されたなら、ＣＰＵによって、ＤＲＡＭ１、ＤＲＡＭ２にはスリープモードが指示される。ＤＲＡＭ１，ＤＲＡＭ２では、前記ＥＣＣ１，ＥＣＣ２を用いたスリープモードへの移行動作と後述するようなＥＣＣ１とＥＣＣ２を用いたセルフリフレッシュ動作が実施される。このようなスタンバイ動作への移行処理動作が行われ、次いで、ＣＰＵからＣＫＧに対してシステムクロック発生動作停止のための制御信号が発生される。割り込み等の動作制御信号によって動作が指示された場合は上記スタンバイ動作と同様に、ＣＰＵによって動作へ移行するための必要な処理動作が行われる。
【００２０】
Ｉ／Ｏは、外部端子の内の所望の外部端子を介して外部から供給される信号を受け、また外部端子の内の所望の端子に出力すべき信号を内部バスＢＵＳを介して受ける。Ｉ／Ｏは、その内部にそれぞれＣＭＯＳスタテック回路からなるような制御レジスタを持つ。制御レジスタは、ＣＰＵによって選択され、かつＣＰＵによって、当該Ｉ／Ｏのための制御データ、例えば、データ入力／出力指示や高出力インピーダンス状態指示などの制御データが与えられる。データレジスタは、外部端子と、内部バスとの間のデータの転送のために利用される。外部端子のビット幅すなわち端子数と、内部バスのビット幅が異なるような場合、データレジスタは、大きいビット幅に対応されるようなビット数を持つようにされ、ＣＰＵによる動作制御に従ってビット数変換を行う。
【００２１】
例えば、外部端子の個数が６４のような数であるのに対し、内部バスのビット幅が２５６ビットのような比較的大きい数であるような場合、６４ビット単位をもって外部端子に次々に供給される直列データは、ＣＰＵによる直列−並列データ変換制御によってデータレジスタに順次に供給され、２５６ビットのデータに変換される。逆に、内部バスからデータレジスタにセットされた２５６ビットのデータは、ＣＰＵによる並列−直列データ変換制御によって、６４ビット毎に分けられて外部端子に順次に供給される。Ｉ／Ｏの信号入力のための回路及び信号出力のための回路は、その入力及び出力動作がシステムクロック信号によって制御されるようにされる。それ故に、Ｉ／Ｏは、システムクロック信号が供給されなくなった時には、上記ＣＰＵと同様に低消費電力状態にされることになる。
【００２２】
ＤＲＡＭ１，ＤＲＡＭ２及び追加ＤＲＡＭ１と追加ＤＲＡＭ２は、そのメモリセルすなわちダイナミック型メモリセルが、典型的には電荷の形態をもって情報を蓄積する情報蓄積用キャパシタと、選択用ＭＯＳＦＥＴとからなるような少ない数の素子からなり、比較的小さいメモリセルサイズにされ得る。それ故に、ダイナミック型メモリは、大記憶容量であってもその全体のサイズを比較的小さくすることができる。
【００２３】
図２には、本願が適用されるシステムＬＳＩの他の一実施例の概略ブロック図が示されている。この実施例では、前記図１の実施例におけるＥＣＣ検査ビット用メモリ領域がＳＲＡＭに変更される。他の構成は、前記図１の実施例と同様である。このように検査ビット用メモリ領域としてＳＲＡＭを用いた場合には、検査ビット用メモリ領域に対するリフレッシュ動作が不要となり、制御が簡単となる。特に、ＤＲＡＭ部とＥＣＣ部との２チップに分けて、同じパッケージに搭載した場合、ＤＲＡＭ部は汎用ＤＲＡＭとし、ＥＣＣ部に上記ＥＣＣ検査ビット用メモリ領域としてＳＲＡＭが用いられるので、ＥＣＣ部のでの制御動作が簡単となる。
【００２４】
図３には、前記図１のメモリ回路（ＤＲＡＭ）の一実施例の詳細ブロック図が示されている。この実施例のメモリ回路は、基本的に３つの構成要素からなっている。一つ目はコアとなるＤＲＡＭ部であり、ＤＲＡＭ、追加ＤＲＡＭ、Ｘデコ一ダ、Ｙデコーダと、データの入出力動作を行なうリード／ライト制御部から構成される。二つ目は、リフレッシュ制御部であり、リフレッシュアドレス発生回路、１／Ｎ分周器そして、温度依存タイマから構成される。三つ目はＥＣＣ制御部であり、ＥＣＣ起動タイマ、ＥＣＣアドレス発生回路、ＥＣＣ制御回路、ＥＣＣ符号復号器、ＥＣＣ符号復号器による符号訂正率を監視するエラーレートモニタ、エラーレート比較器から構成される。上記の他に、メモリ回路としてのアドレス制御回路とＩ／Ｏ制御回路が設けられる。
【００２５】
上記ＤＲＡＭ部のＤＲＡＭ領域には通常の情報ビットが格納され、追加ＤＲＡＭ領域にはＥＣＣ検査ビットが格納される。リフレッシュは、ワード線単位でＤＲＡＭ領域と追加ＤＲＡＭ領域が同時に行われる。つまり、ＤＲＡＭ領域と追加ＤＲＡＭは、ワード線ＷＬが共通とされる。リード／ライト制御部は、読み出し信号を増幅するメインアンプと書き込み信号を形成するライトアンプやその制御回路の他に、ＥＣＣ部とのインターフェイスを構成するパラ（パラレル）／シリ（シリアル）変換回路が設けられる。
【００２６】
このパラ／シリ変換回路は、通常のリード／ライト時のデータ長、例えば６４ビット単位でパラレルに読み出された情報ビットを８ビットに分割してシリアルにＥＣＣ部のＥＣＣ符号復号器に転送し、ＥＣＣ部のＥＣＣ符号復号器で生成された検査ビットを含むシリアルデータは、パラレル変換されて上記６４ビットの単位で訂正された情報ビットを書き込む。追加ＤＲＡＭに対する検査ビットも同様に読み出しあるいは書き込まれる。このようなＤＲＡＭ部の構成は後に詳しく説明する。
【００２７】
リフレッシュ制御部は、スリープ状態では温度依存タイマの出力周期を分周器でＮ倍した周期でＤＲＡＭ部をリフレッシュする。リフレッシュアドレスはリフレッシュアドレス発生回路で作られる。また、この時の分周比Ｎの値はこの発明に係るエラーレート判定方法に従ったＥＣＣ制御部の指示で変化され、最適なリフレッシュ周期が得られるようになっている，詳しい制御についてはＥＣＣ制御部で説明する。
【００２８】
ＥＣＣ制御部は、主に３つの機能を備えている。第１の機能は、スリープモ―ドに遷移した直後、ＤＲＡＭ領域内の情報ビットに対するＥＣＣ検査符号を追加ＤＲＡＭ領域に書き込む動作を行なう。第２の機能は、スリープモードから通常モードに復帰する時、ＤＲＡＭ領域内の情報ビットとそれに対応する追加ＤＲＡＭ嶺域内のＥＣＣ検査情報を用いてチェックと訂正を全ての領域で行なう。第３の機能はスリープ状態において、ＥＣＣ回路用発振器の発振パルスを用いて形成されたＥＣＣ起動タイマから出される定期的な起動信号により、ＤＲＡＭ領域内の一部の情報ビットをそれに対応する追加ＤＲＡＭ領域内のＥＣＣ検査情報を用いてエラーチェックと訂正とを行なう。起動信号が発せられる毎にエラーチェック訂正領域は移動する。
【００２９】
上記起動信号が発生する周期と、一回の起動でエラーチェック訂正されるＤＲＡＭ領域の大きさについては後で詳しく説明するが、ここでは例えば１秒間に全情報ビットの何分の１かがエラーチェック訂正されると理解してよい。エラーレートモニタは、全情報ビット中のエラー訂正ビットの割合をモニタするものである。例えば、全情報ビット領域の１／１０００の領域をチェックした時に、実際に１ビットの訂正ビットがあったとすると、エラービットは０．１％存在することになる。なぜなら、データ保持時間の実力のアレー内配置分布はランダムであることが知られているからである。
【００３０】
すなわち、ＤＲＡＭ領域内のどこを検査しても全体を代表していると考えてよい。もしもＥＣＣのエラー訂正能力が０．１％より高い場合は、リフレッシュ制御部の分周器の分周比Ｎを増やし、リフレッシュ周期を長くする。ＥＣＣのエラー訂正能力を基準エラーレートとすると、このようにＥＣＣエラーレートをモニタしながら徐々に分周比Ｎを増やし、基準エラーレートまでリフレッシュ周期を増やす。
【００３１】
また逆に、上記ＥＣＣエラーレートが基準エラーレートより高い場合は、分周比Ｎを減らし、リフレッシュ周期を短くする。このようにＥＣＣエラーレートをモニタしながらリフレッシュ周期を微調整することでメモリセルのデータ保持時間の実力にあつた最適なリフレッシュ周期を得るようにする。このことから予想されるように、環境温度が変化し、データ保持時間の実力が変化した場合も、自動的に最適なリフレッシュ周期に調整される。さらに、温度依存タイマの温度依存特性は温度追従型リフレッシュ機能を搭載した従来製品より厳密でなくてもよい。
【００３２】
図４には、前記図１の実施例に対応したＤＲＡＭ部の一実施例の構成図が示されている。ＤＲＡＭ部の全ビット数は６４Ｍ（メガ）ビットとされる。ワード線本数は４０９６本、データ線本数は１６３８４本とされる。メモリアレイは１６のメモリマットＭＡＴ０〜ＭＡＴ１５に分割される。各メモリマットＭＡＴ０〜ＭＡＴ１５の各々においては、４ビットのデータを同時にアクセスし、前記１６マットにより合計６４ビットのデータを同時（パラレル）にアクセスできるようにされる。
【００３３】
この実施例のＥＣＣ部は、特に制限されないが、ＢＣＨ二重誤り訂正符号方式が採用され、２０４８ビットの情報ビットに対して２４ビットの検査ビットが付加される。それ故、組織符号長は、２０７２ビットとなり、冗長度は、１．１７％（＝２４／２０７２）となり、追加ＤＲＡＭが全体に占める割合は、１．１７％にすぎない。上記ＥＣＣ検査ビットを記憶する追加ＤＲＡＭは、１６マットの内の６マットＭＡＴ０〜ＭＡＴ５に分散して割り当てられている。各マットＭＡＴ０〜ＭＡＴ５の内のＥＣＣ検査ビット用データ線本数は３２本づつ設けられ、全体で３２×６＝１９２本が設けられる。同図には、この検査ビット用のメインアンプ（ライトアンプも含む）ＭＡは省略されている。この結果、１本のワード線には８組織符号が含まれている。ＥＣＣ符号復号器とのデータのやり取りは８ビット単位であり、符号長は２５８（＝２０７２／８）回に分割してシリアルに行なわれる。
【００３４】
図５には、前記図２の実施例に対応したＤＲＡＭマクロ部及びＳＲＡＭマクロ部の一実施例の構成図が示されている。前記同様にＤＲＡＭマクロ部の全ビット数は６４Ｍ（メガ）ビットとされる。ワード線本数は４０９６本、データ線本数は１６３８４本とされる。メモリアレイは１６のメモリマットＭＡＴ０〜ＭＡＴ１５に分割される。各メモリマットＭＡＴ０〜ＭＡＴ１５の各々においては、４ビットのデータを同時にアクセスし、前記１６マットにより合計６４ビットのデータを同時（パラレル）にアクセスできるようにされる。
【００３５】
検査ビットを記憶するＳＲＡＭマクロ部は、データ線本数が１９２本とされ、ワード線の本数が４０９６本とされる。データ線デコーダにより１９２本のうちのデータ線が８本ずつが選択されてメインアンプ及びライトアンプを介して８ビット単位でのメモリアクセスが行なわれる。また、ワード線の選択信号を形成するデコーダが設けられる。上記ワード線デコーダ及びデータ線デコーダにアドレスが入力される。
【００３６】
上記ＤＲＡＭマクロ部とＳＲＡＭマクロ部に対して、ＥＣＣ符号復号回路が設けられる。それぞれとのデータは、８ビット単位でシリアルに行なわれる。つまり、前記同様にＥＣＣ符号復号回路は、前記情報保持モードに入るときに、ＤＲＡＭマクロ部から２０４８ビットの記憶情報を読み出し、それに２４ビットの検査ビットを付加して１つの組織符号を生成し、そのうちの検査ビットを上記ＳＲＡＭマクロ部に書き込み、情報保持のための一定の周期でのリフレッシュにおいて、上記組織符号の単位で誤りの検出と訂正を行なう。
【００３７】
図６には、この発明をダイナミック型ＲＡＭに適用した場合の一実施例のブロック図が示されている。つまり、前記図１のメモリ回路（ＤＲＡＭ）のようにシステムＬＳＩに搭載されたものではなく、単体ＤＲＡＭチップに本発明を適用した場合の一実施例の詳細ブロック図が示されている。この実施例のＤＲＡＭは、基本的には前記図３のメモリ回路（ＤＲＡＭ）と同様であり、一つ目のコアとなるＤＲＡＭ部には、前記システムＬＳＩのようなアドレスバス（ADDRESS BUS)、データバス(DATA BUS)及び制御バス(CNTL BUS)に代えて、アドレスバッファ、タイミング発生回路及び入出力バッファ回路が設けられる。
【００３８】
上記アドレスバッファには、外部端子が設けられてアドレス信号が入力される。タイミング発生回路にも外部端子が設けられて、クロック信号ＣＬＫ、ロウアドレスストローブ信号ＲＡＳ／、カラムアドレスストローブ信号ＣＡＳ／及びライトイネーブル信号ＷＥ／等が入力される。また、入出力バッファにも外部端子が設けられて、読み出し信号の出力と書き込み信号の入力とが行なわれる。
【００３９】
特に制限されないが、この実施例はシンクロナスＤＲＡＭに向けられおり、クロック信号ＣＬＫに同期して、それぞれに対応した外部端子においてアドレス信号、制御信号及び書き込み動作なら書き込み信号が供給され、読み出し動作なら読み出し信号が出力される。この実施例では、モードデコーダが設けられており、かかるモードデコーダにより通常動作と情報保持モードが判定されて、情報保持モードのときにＥＣＣを活性化する制御信号が供給される。
【００４０】
特に制限されないが、リフレッシュアドレス発生回路は、通常動作時と情報保持モードとでは、異なる周期でリフレッシュアドレス信号を生成する。つまり、通常の動作中でのリフレッシュ動作は、メモリセルでの記憶情報が失われないように十分な時間マージンをもって短い周期でリフレッシュ動作が行なわれる。これに対して、情報保持モードにおいては、前記説明したようにＥＣＣでのエラー訂正機能を利用し、エラーレート比較器の出力に対応した十分長い周期でリフレッシュ動作が行なわれる。
【００４１】
図７には、上記ＥＣＣ部を１つの半導体チップで構成した場合の一実施例のブロック図が示されている。つまり、コアとなるＤＲＡＭ部を除いたＥＣＣと追加ＤＲＡＭとが１つの半導体集積回路装置で構成される。このＥＣＣ部を構成する半導体チップは、次に図８を用いて説明する汎用のＤＲＡＭチップと組み合わせて１つのパッケージに収納することにより、前記図６の実施例と同じ機能を持つ半導体記憶装置を実現することができる。
【００４２】
このようにＤＲＡＭ部に対してＥＣＣ部を別チップで構成した場合、ＥＣＣ部とＤＲＡＭ部との間でのデータのやり取りを前記のように８ビット単位で行なうようにすると、専用の端子あるいはパッドが増加してしまい、それに伴い消費電流も増大する。そこで、この実施例では、１つのデータ用パッドＤＡＴＡと、コントロール用パッドＣＮＴＬを用いてシリアルにデータの入出力を行なうようにするデータ線転送制御回路が設けられる。
【００４３】
図８には、前記図７のＥＣＣチップと組み合わせられるＤＲＡＭチップの一実施例のブロック図が示されている。このＤＲＡＭチップは、汎用のＤＲＡＭチップに対して次の回路が追加される。前記のようなＥＣＣチップとのデータ転送を行なうためのパッドＤＡＴＡ、ＣＮＴＬとデータ転送制御回路及びＸ及びＹアドレスレジスタである。リフレッシュアドレス発生回路及び内部セルフリフレッシュタイマは、公知のＤＲＡＭと同様にメモリセルのワーストケースでのデータ保持特性を考慮して短い周期でのリフレッシュ動作を行なう。
【００４４】
したがって、このＤＲＡＭチップは、それのみで半導体記憶装置を構成するものである。つまり、基本機能としては汎用ＤＲＡＭと同一のものとして動作するものである。このＤＲＡＭチップは、前記図７とＥＣＣチップと組み合わせられると、前記図６に示したＥＣＣ付きのＤＲＡＭと同一の機能を実現するものとして動作する。この構成では、汎用ＤＡＲＡＭチップに上記ＥＣＣチップとのデータ転送を行なうためのパッドＤＡＴＡ、ＣＮＴＬとデータ転送制御回路及びＸ及びＹアドレスレジスタといった簡単な回路を追加して置くことにより、２通りの使い方ができるために量産性を高めることができ、その分コトスを低減させることが可能になる。
【００４５】
情報保持モードでのＤＲＡＭのリフレッシュ動作は、それに内蔵された内部セルフリフレッシュタイマ及びリフレッシュアドレス発生回路による前記のような短い周期でのリフレッシュではなく、データ転送制御回路を介して前記ＥＣＣチップから送られた前記のような長い周期でのリフレッシュ動作とされる。ＥＣＣチップとＤＲＡＭチップとを別々に構成した場合に両者の温度がが必ずしも一致しないので、温度依存タイマをＤＲＡＭチップに搭載してメモリセルの温度依存性に対応したリフレッシュを行なう上で好都合となる。なお、この温度依存タイマは、前記内部セルフリフレッシュタイマに温度依存性を持たせるためにも活用することが望ましい。
【００４６】
図９には、前記図７のＥＣＣチップと図８のＤＲＡＭチップとを組み合わせた場合の１つの半導体記憶装置のブロック図が示されている。つまり、本体ＤＲＡＭ（情報ビット）部と外装ＥＣＣ（検査ビット）部とが前記のようなシリアルデータ転送を行なうデータ転送制御回路を介して接続されるものであり、前記図６の実施例での８ビット単位でのデータ転送を行なうことを除いて、他の基本的な機能は同一である。なお、この実施例では外装ＥＣＣ部の検査ビットはＳＲＡＭメモリセルを用い記憶される。このように検査ビットは、前記図７のようにＤＲＡＭを用いてもよいしこの実施例のようにＳＲＡＭを用いてもよい。
【００４７】
図１７には、一般的なダイナミック型メモリセルのデータ保持時間の累積度数を示す特性図であり、図１８には、図１７の―定の累積度数におけるデータ保持時間の温度依存性を示す特性である。図１８において、温度依存タイマの依存性はメモリセルと同じｐｎ接合を用いるとして、５０％付近の依存性と同じとした。ちなみに、これから分かるように温度依存タイマ周期のワーストビットの温度依存に対する追従性は良くない。一方、本実施例のＥＣＣ訂正能力は、前記の実施例のように２０７２ビット中２ビット誤り訂正であるから、万一同―の組織符号中に３ビット以上のエラーが存在すると致命欠陥となりうる。
【００４８】
ここで、総ビット数の０．０００５％がエラー訂正ビットと仮定すると、およそ２００Ｋ（キロ）ビットに１ビット、また６４Ｍ（メガ）ビット中に約３５０ビットの訂正ビットが存在する割合である。このような０．０００５％と極めて低いエラー率であっても、確率の上では３ビット以上のエラーが同一の組織符号中に存在する。訂正ビットが完全にランダムな分布であると仮定し、エラーレート０．０００５％とした場合、３ビット以上のエラーが同一の組織符号中に存在する確立は約２Ｅ−７＝０．２ｐｐｍとなる。これは半導体メモリの信頼度を考えると十分低い値である。
【００４９】
エラーレートモニタの動作周期とリフレッシュ周期の関係を詳細に説明する。前記実施例のように６４ビットＤＲＡＭ（４Ｋワード線×１６Ｋデータ線）を例にすると、エラーレート０．０００５％とは、前記のように２００Ｋビット中に１ビットの割合でエラーが存在することである。つまり、６４Ｍビット中でみると、より正確には３３６ビットのエラーが存在することでもある。エラーレート０．００１％なら、同様に１００Ｋビット中に１ビット、６４Ｍビット中に６７２ビットの割合でエラーが存在することである。
【００５０】
図１７において、周囲温度が３５℃のときに、０．０００５％のデータ保持不良ビット発生率を許容するデータ保持時間（リフレッシュ間隔）は約１０秒である。また、０．０００５％のエラーレートをキープすることとは、２００Ｋビット中のエラービット数の平均を常に１ビットに保つことと言つてよい。リフレッシュ間隔が１０秒の時、前記実施例の構成では、１ワード当たり約２．４ｍｓ（＝１０／４０９６）の周期でリフレッシュ動作を行っていることになる。また２００Ｋビットとは、約１２ワード線（＝２００Ｋ／１６Ｋ）分であるから、平均すると約３０ｍｓ（＝２．４ｍｓ×１２）に１ビットのエラーが発生することである。
【００５１】
すなわち２．４ｍｓの間隔でリフレッシュを行いながら、リフレッシュしたワード線のデータを読み出し、１２ワード線（３０ｍｓ）単位でＥＣＣのエラーチェックと訂正を行うことで、一定のエラーレート（ここでは０．０００５％）をモニタすることができる。また、急激な温度変化に対しても３０ｍｓのモニタ間隔は十分な応答性を持つものである。ここでは、リフレッシュ動作と読み出し動作を分けて説明したが、実際には読み出し動作によって同時にリフレッシュがなされる。また、１２ワード線（３０ｍｓ）単位でＥＣＣのエラーチェックと訂正を行うとしたが、実際にはある時点から過去１２ワード線（３０ｍｓ）分のエラーを連続的にモニタしている。次にエラーレートモニタの構成及びエラーレート判定方法について具体的に説明する。
【００５２】
エラーレート比較器と１／Ｎ分周器の働きについて説明すると次の通りである。前述のように０．０００５％のエラーレートとは、２００Ｋビット中のエラービット数の平均が１ビットであるということである。本実施例の組織符号長は、２０７２ビットである。２００Ｋビットとは約１００組織符合分である。すなわち、１００組織符合当たり１組織符号にエラー符号が含まれる割合といってよい。なお、一つの組織符号は例えば８ビットづつ２５９回（２０７２／８）に分けてＤＲＡＭ部から取り出すようにされる。
【００５３】
図１０には、エラーレート比較器の一実施例の回路図が示され、図１１にその動作説明図が示されている。図１０に示したエラーレート比較器は、基本的にバイナリ１００進加減算器で構成される。１つの組織符号のパリティをチェックし、エラーでない時は、バイナリ１００進加減算器を＋１（プラス１）し、エラーであれば、−１００（マイナス１００）する。例えば、１００組織符合中のエラー符号数が１符合であれば、バイナリ１００進加減算器から出力されるキャリーとボロー信号の数は同じとなる。１００組織符合中のエラー符号数が１符合より多ければ、キャリーの回数がボローのそれより多くなり、１符合より少なければ、ボローの回数がキャリーのそれより多くなる。
【００５４】
図１１の動作説明図において、ある時点での加減算器出力を０とし、そこからエラー無しに対応して加減算器出力値は＋１ずつ増加する。ＥＣＣエラー有りが出力されると、−１００のような減算が行なわれて加減算器出力はマイナス領域に入り、ボローが発生する。これにより、図１０のアップダウンカウンタの計数値Ｎ値が−１とされてＮ−１となり、リフレッシュ周期が基本周波数に対して１／（Ｎ−１）のように分周されて短くなる。
【００５５】
このようにリフレッシュ周期が短くなることの結果、エラー無しに対応して＋１ずつの加算が行なわれて、計数出力０を超えるとキャリー信号が発生する。この結果、上記アップダウンカウンタは計数値（Ｎ−１）に＋１が加算されるので、もとのＮ値に戻り、それに対応してリフレッシュ周期が基本周波数に対して１／Ｎのように分周されて長くなる。以後、エラー無しが１００回続くと加減算器は再びキャリー信号を発生させる。これにより、上記アップダウンカウンタは計数値Ｎに＋１が加算されてＮ＋１のように大きくなる。この結果、リフレッシュ周期は基本周波数に対して１／（Ｎ＋１）のように分周されて更に長くなる。
【００５６】
そして、データ保持特性の劣るメモリセルによりエラーが検出されると、加減算器では−１００の減算が行なわれて、ボロー信号を発生させて上記分周比を１／Ｎに戻し、更に短い時間内にエラーが検出されると、再び−１００の減算が行なわれる結果、加減算器出力がマイナスの領域となることに応じてボロー信号を発生させる。この結果、リフレッシュ周期が基本周波数に対して１／（Ｎ−１）のように分周されて短くなるという動作を繰り返す。
【００５７】
１つのワード線においては、前記の例では８組織符合に対応したデータが読み出され、それぞれにおいてパリティをチェックし、エラー有りとエラー無しが判定される。したがって、仮に上記８組織符号のうち１つにおいてエラー有りと判定されてアップダウンカンウタ値がＮ−１にされても、直ちにリフレッシュ周期が変わることはない。同様に、そのワード線において、加減算器からキャリー信号が出力されてアップダウンカウンタがＮ＋１にされても、直ちにリフレッシュ周期が変わることはない。つまり、１つのワード線に対応した前記８組織符号のパリティチェッチが終了し、その結果に対応してアップダウンカウンタの計数値が変更され、それにより分周器で次のワード線の選択を行なうリフレッシュ要求信号に発生タイミングが上記分周器によって設定される。
【００５８】
このように加減算器のキャリーとボロー信号は、アップダウンカウンタ（＋１／−１計数器）に送られ、キャリーが発生した時はアップダウンカウンタを＋１し、ボローが発生した時は−１する。したがって、１つのワード線の選択期間中にキャリーとボローが発生すると、分周比はもとのままとなり変化しない。このようにして、過去のエラー無しとエラー有りとが積算される。アップダウンカウンタの出力Ｎは、分周器（デバイダ）に送られて前記のように基本周期の分周比を設定するために用いられる。
【００５９】
前記スリープモードに入る前のリフレッシュ周期、つまりは図１０における基本周期発生器が形成するパルス信号を分周して形成されるリフレッシュ要求信号は、前記約６４Ｍビットのメモリセルうち最もデータ保持時間の短いものでもデータ破壊が生じない短い周期に対応したものとされる。したがって、前記のように１つの半導体集積回路装置にＤＲＡＭ部とＥＣＣ部とを搭載し、温度タイマや分周器及びリフレッシュアドレス発生回路を上記通常動作時のリフレッシュとスリープモードでのリフレッシュに共用する場合、分周器は上記通常動作用と上記スリープモード用の２通りに設定される。特に、スリープモードに入るときには、前記のような１ワード線分での８組織符号によるパリティチェックに要する時間を確保するような周期が最も短い下限の周期として設定される。
【００６０】
したがって、かかる下限の周期により設定された上記基本周期発生器で形成されたパルスがリフレッシュ信号としてリフレッシュアドレス発生回路に送られて最も短い周期でのリフレッシュ動作が開始される。前記図１７図に示したようにメモリセルのデータ保持時間の大半は、上記のようなリフレッシュ周期に対して十分なデータ保持能力を持つために、スリープモードに入るとＥＣＣでのエラー無しが続くことになる。この結果、加減算器では計数出力が１００を超えるごとにキャリー信号を出し続けるので、それに応じてアップダウンカウンタのＮ値が大きくなり、それに対応してメモリセルのリフレッシュ周期が長くされる。つまり、キャリー信号は、アップダウンカウンタの計数値Ｎに反映されて蓄積されてリフレッシュ周期がかかる蓄積結果に反映される。
【００６１】
前記のようにメモリセルのデータ保持特性に合わせてリフレッシュ周期が設定されると、一定の時間内でみたときの前記キャリー信号とボロー信号との発生する数が同じになってそれに対応してアップダウンカンウタの計数値Ｎがほぼ一定に安定してリフレッシュ周期も安定となる。この状態にときに、例えば温度が急変してメモリセルのデータ保持特性が全体として短くなると、前記ボロー信号が連続して形成されて、上記アップダウンカンウタの計数値が−１ずつ減少させられてリフレッシュ周期が上記ボロー信号の発生数に対応して急激に短くなる。このようなボロー信号によるアップダウンカウンタに対する−１の計数動作もまたボロー信号の積算と見做される。
【００６２】
この発明では、上記エラー有りとエラー無しの判定結果を積算させるものであるために、エラー有りあるいはエラー無しの判定結果（積算結果）に対応して、いわばリアルタイムでエラーレートを判定することができるので、その結果に対応してリフレッシュ周期を制御することにより、メモリセルのデータ保持特性の能力に正確に適合させてリフレッシュ周期を最適に設定することができる。つまり、前記のようにＥＣＣによるエラー訂正能力を最大限活用しつつ、約１０秒といったような従来のＤＲＡＭのリフレッシュ動作では到底不可能な長時間にまで延ばすことができる。
【００６３】
上記のように加減算器は、少なくとも＋１００と−１００の範囲の演算結果を保持する機能を有するものであればよい。つまり、そのキャリー信号やボロー信号がアップダウンカウンタに保持されて蓄積されるものであるからである。図１１の例では、少なくとも２００までの出力値を保持する例が示されている。つまり、出力値が１００を超えたときにキャリー信号が発生され、その後にアラー無しにより＋１の演算が行なわれ、エラー有りにより−１００の減算を行なっても出力値が０にならない。このように、加減算器でもキャリー信号あるいはボロー信号を積算させる機能を持たせるものであってもよい。
【００６４】
図１０の実施例において、バイナリ１００進加減算器をバイナリ２００進加減算器に変更しさらに、エラー有りの時に、−１００を−２００に変更すると、２００組織符合当たり１組織符号にエラー符号が含まれる割合となるため、エラーレート０．０００２５％をモニタすることになる。ただしこの場合、温度など環境の変化に対する応答性はその分低下する。
【００６５】
図１０の実施例において、アップダウンカウンタのＤＯＷＮ（−１）をＤＯＷＮ（−２）に変更すると、同様にエラーレート０．０００２５％をモニタすることになるが、前記のバイナリ２００進加減算器に変更して、エラー有りの時に、−２００とするものより、温度が上昇してエラーレートが急激に高くなった場合などでの応答性が向上させることができる。
【００６６】
図１２には、この発明に係るＤＲＡＭの情報保持モード（スリープモード）での動作の一例を説明するためのタイミング図が示されている。リフレッシュ要求信号によりロウ系アドレス選択回路が動作し、ワード線が選択される。このワード線の選択動作によって、前記のような６４ＭビットのＤＲＡＭ部からは約１６Ｋ個のメモリセルが選択されて、その記憶情報がセンスアンプによって増幅されて保持されている。この実施例では、特に制限されないが、低消費電力化や、メモリセルを構成するアドレス選択ＭＯＳＦＥＴのゲートに高電圧が印加されることによる素子劣化を防止する等のために、上記のようなセンスアンプの保持動作に入るとワード線が非選択レベルとされる。
【００６７】
ＥＣＣアドレス発生回路は、Ｙアドレス（情報ビットＹＳ）を発生させて６４ビット分のメモリセルを選択して情報メインアンプによって出力される。前記のようにＥＣＣ部をＤＲＡＭ部と同じ半導体集積回路装置に形成した場合には、上記６４ビットのデータが８ビットずつ８回に分けてシリアルにＥＣＣ部に転送される。このような動作を全体で３２回繰り返すことにより、１組織符号に対応した２０４８ビットのデータが読み出される。そして、検査ビットが８ビットずつ３回に分けて転送されて前記のような２４ビットからなる検査ビットを用いたパリティチェックが行なわれてエラー有り、無しの判定が行なわれる。
【００６８】
同図のようにエラー有りと判定されたなら、アップダウンカウンタが＋１のアップ計数動作を行なう。これにより、分周器の分周比はＮ＋１のように増加される。そして、訂正ビットを含む６４ビットのデータが対応する情報ビットＹＳの６４個のセンスアンプに書き込まれる。つまり、前記のようにワード線が非選択であるので、センスアンプに上記訂正データの書き込みが行なわれる。
【００６９】
以下同様にして、１つのワード線には約１６Ｋビット分のメモリセルが設けられ、１組織符号が約２Ｋビットで構成されるから、全体で８回に渡って繰り返して行なわれる。もしも、エラー無しが続いて加減算器からキャリー信号が形成されると、ダウン信号が発生されてアップダウンカウンタが−１のダウン計数動作を行なう。これにより、分周器の分周比はＮのように減少される。
【００７０】
例えば、上記ワード線の選択前において、加減算器において９５等の計数値が積算されており、上記ワード線の選択動作によって最初に読み出された組織符号にアラー有りが検出されると、加減算器では９５−１００の減算が行なわれてその積算値が−５となるので、ボロー信号が発生してアップダンウカウンタがアップ計数動作を行う。上記同じワード線において、残りの７個の組織符号のパリティチェックにおいエラー無しが５回続くと、加減算器の積算値が０となってキャリー信号を発生してアップダンウカウンタがダウン計数動作を行う。この結果、分周比はもとのＮに戻り結果として、リフレッシュ要求信号の周期は変わらない。つまり、１００組織符号中に１つのエラーが存在した状態であり、前述のように０．０００５％のエラーレートを確保することができる。
【００７１】
上記のようなＥＣＣ部による１ワード線分の８組織符号のパリティチェックが終了し、次のワード線の選択動作に切り替えられる直前までは、ＤＲＡＭは何も動作しない。つまりは、センスアンプのみが動作状態となって上記１ワード線分のメモリセルの記憶情報を保持している。そして、次のワード線に切り替えられる直前に、上記センスアンプに保持された記憶情報に対応したメモリセルが接続されたワード線が再び選択状態にされて、上記センスアンプに保持された約１６Ｋ分の記憶情報がメモリセルに再書き込みされる。このようにして、メモリセルの再書き込のタイミングを最大限遅らせることによりメモリセルの実効的なデータ保持時間を長くさせるものである。
【００７２】
このような再書き込を終了させてから、リフレッシュ要求信号に対応して次のワード線の選択動作に切り替えられる。上記のようなワード線の再選択タイミングは、次のリフレッシュ要求信号が発生される直前に設定すればよいので、前記分周器での計数信号を利用して発生させることができる。つまり、リフレッシュ要求信号が発生させるタイミングに対して、基本周期パルスの数パルス前に正確に上記ワード線の再選択タイミングを発生させることができる。
【００７３】
分周器は、特に制限されないが、カウンタとコンパレータから構成される。カウンタは、例えばアップカウンタから構成されて基本周期発生器のパルスを形成する。コンパレータは、上記カウンタの計数値と上記アップダウンカウンタのＮ値とを比較し、両者が一致したときリフレッシュ周期信号、つまりは前記リフレッシュ要求信号を発生しカウンタをリセットさせる。この構成で、Ｎ値が変更になると、次のリフレッシュ要求信号が発生される周期が変更される。このとき、Ｍ（Ｎ＞Ｍ）を設定することによりコンパレータによって、数パルス（Ｎ−Ｍ）前に上記ワード線の再選択タイミングも簡単に発生させることができる。
【００７４】
これに対して、ダウンカウンタを用いて上記アップダウンカウンタのＮ値を初期値としてセットし、リフレッシュ要求信号を発生した後から上記基本周期発生器のパルスによりダウン計数を行ない、計数値が０になったときに次のリフレッシュ要求信号を発生させるものであってもよい。この場合には、上記更新されたＮ値がダウンカンウタに初期値として取り込まれて、次のリフレッシュ要求信号の発生タイミングが制御される。
【００７５】
図１３には、エラーレート比較器の他の一実施例の回路図が示されている。この実施例では、バイナリ１００進加減算器とアップダウンカウンタをセットとしてバイナリ２進カウンタに変更したものである。さらに実際の回路を簡単にするため、エラー有りの場合の減算を−１２８としたものである。つまり、バイナリー２進加減算器は、２進のアップダウンカウンタにより構成されて１〜６４までの計数部（１〜６段分）が前記加減算器に対応し、エラー無しの信号は＋１のアップ動作を行なう入力端子に供給され、エラー有りの信号は７段目に対してダウン動作（−１２８）を行なう入力端子に供給される。つまり、１ないし６４の各ビット出力は無効とされ、１２８以降の計数出力が前記Ｎ値として分周器に出力される。つまり、前記１２８出力がＮ値を選定する複数ビットのうちの最下位ビットとされる。この場合には、１２８組織符合当たり１組織符号にエラー符号が含まれる割合となるため、エラーレート約０．０００４％をモニタすることになる。
【００７６】
図１４には、図１又は図２の実施例に適用されるＤＲＡＭ一例のブロック図が示されている。このＤＲＡＭは、システムＬＳＩにおける一つのモジュールないしは機能ユニットを構成することになる。特に制限されないが、このＤＲＡＭは、大記憶容量化に適合するようにバンク構成をとる。メモリバンク数は、その個数が例えば、最大１６をもって変更可能とされる。一つのメモリバンク、例えば第１番目のメモリバンクｂａｎｋ１は、メモリセルアレイＭＡ１、センスアンプＳＡ０、ＳＡ１及びセンスアンプと一体とされているような図示しないビット線プリチャージ回路、タイミング発生回路及びカラムセレクタＴＧ１，ＣＳ１、ロウデコーダＲＤ１、及びカラムスイッチ回路ＣＳ１からなる。
【００７７】
それら複数のメモリバンクに対して、アドレス信号及び制御信号のためのアドレスバス／制御バスＡＤＣＢが設定され、データ入出力のためのメモリ内部バス（Ｉ／Ｏ内部バス）ＩＯＢが設定されている。それらバスＡＤＣＢ、ＩＯＢに対して共通のメモリ入出力回路ＭＩＯが設けられている。メモリ入出力回路ＭＩＯは、図１の内部バスＢＵＳに結合されるポートをその内部に持つ。ＤＲＡＭは、また、配線群を介して内部電圧発生制御回路ＶＧＣから供給される基板電圧ＶＢＢ、昇圧電圧ＶＰＰ及び内部電圧ＶＤＬ等の動作電圧が供給される。
【００７８】
上記において、半導体集積回路装置を構成するためのデザインオートメーションにおける設計データの管理単位の都合などに応じて、より広い範囲の要素の集合をより少ない要素からなるとみなすこともできる。例えば、一つのメモリバンクにおけるメモリセルアレイ（ＭＡ１）、センスアンプ（ＳＡ１及びＳＡ２）、ロウデコーダ（ＲＤ１）、及びカラムスイッチ（ＣＳ１）は、一つのメモリマットを構成するとみなすことができ、タイミング発生回路及びカラムセレクタ（ＴＧ１，ＣＳ１）はバンク制御回路を構成するとみなすことができる。この場合には、各メモリバンクは、より単純にメモリマットとバンク制御回路からなるとみなされることになる。
【００７９】
図示のＤＲＡＭの概略を説明すると以下のようになる。ＭＡ１のようなメモリセルアレイは、マトリクス配置された複数のダイナミック型メモリセルと、それぞれ対応するメモリセルの選択端子が結合される複数のワード線と、それぞれ対応するメモリセルのデータ入出力端子が結合される複数のビット線とを含む。
【００８０】
メモリセルを構成する選択ＭＯＳＦＥＴは、例えばＰ型単結晶シリコンからなるような半導体基板上に形成されたＰ型ウエル領域にそのＮ型ソース領域及びＮ型ドレイン領域が形成されたような構造をとる。メモリセルが形成されるＰ型ウエル領域は、ＤＲＡＭ内の上記内部電圧発生制御回路ＶＧＣにより形成された負電位の基板バイアス電圧ＶＢＢが与えられる。これによってメモリセルにおける選択用ＭＯＳＦＥＴのテーリング電流ないしはリーク電流が低減され、メモリセルにおける情報蓄積用容量の情報リークが軽減される。
【００８１】
Ｐ型ウエル領域上には、酸化シリコン膜からなるような絶縁膜を介してメモリセルにおける情報蓄積用容量が形成される。情報蓄積用容量の一方の電極は、選択用ＭＯＳＦＥＴのソース領域とみなせる電極領域に電気的に結合される。複数のメモリセルのための複数の情報蓄積用容量のそれぞれの他方の電極は、いわゆるプレート電極と称される共通電極とされる。プレート電極は、容量電極として所定の電位が与えられる。
【００８２】
情報蓄積用容量は、メモリセルアレイのサイズを小さいものとするよう比較的小さいサイズを持つことが望まれるとともに、それ自体で長い情報保持時間を持つように大きい容量値を持つことが望まれる。情報蓄積用容量は、大きい容量値を持つように、その電極間に挟まれる誘電体膜が、例えば酸化タンタルもしくは酸化シリコンのような比較的大きい誘電率を持つ材料から選択され、かつ単位面積当たりの容量を増大するように極めて薄い厚さとされる。複数の情報蓄積用容量のためのプレート電極電位は、内部電圧発生制御回路ＶＧＧによって形成されるところの回路の電源電圧ＶＤＬの半分に等しいような中間電位にされる。
【００８３】
これによって、情報蓄積用容量の一方の電極に蓄積すべき情報に応じて電源電圧ＶＤＬレベルのようなハイレベルが供給された場合と、かかる一方の電極に回路の接地電位に等しいようなロウレベルが供給された場合とのどの場合であっても、プレート電極電位が電源電圧ＶＤＬのほぼ半分の電位にされる。すなわち、誘電体膜に加わる電圧は、電源電圧ＶＤＬのほぼ半分のような小さい値に制限される。これによって誘電体膜は、その耐圧の低下が可能となり、また印加電圧の減少に伴う不所望なリーク電流の減少も可能となるので、その厚さを限界的な薄さまで薄くすることが可能となる。
【００８４】
タイミング発生及びカラムセレクタＴＧ１，ＣＳ１のようなタイミング発生及びカラムセレクタは、メモリ制御回路ＭＣＣ内のグローバル制御回路からの動作制御信号によって動作制御されるとともに、バスＡＤＣＢを介して供給されるバンク選択信号によって活性化ないしは選択され、メモリセルアレイのビット線のためのビット線プリチャージ回路、ロウデコーダ、センスアンプ、それ自身の内部におけるカラムセレクタ等の各種回路の動作制御のための各種内部タイミング信号を形成する。タイミング発生及びカラムセレクタにおけるカラムセレクタは、内部タイミング信号によってその動作が制御され、バスＡＤＣＢを介して供給されるカラムアドレス信号をデコードし、カラムスイッチ回路ＣＳ１のような当該バンクにおけるカラムスイッチ回路を動作させるためのデコード信号を形成する。
【００８５】
ロウデコーダＲＤ１のようなロウデコーダは、タイミング発生及びカラムセレクタから供給されるタイミング信号によってその動作タイミングが制御され、バスＡＤＣＢを介して供給されるアドレス信号をデコードし、対応するメモリセルアレイにおけるワード線を選択する。
【００８６】
図示しないビット線プリチャージ回路は、ロウデコーダが活性化される前のようなタイミングにおいてプリチャージタイミング信号によって動作され、対応するメモリセルアレイにおける各ビット線を電源電圧ＶＤＬのほぼ半分の電圧に等しいようなレベルにプリチャージする。
【００８７】
センスアンプＳＡ０、ＳＡ１のようなセンスアンプは、ロウデコーダが活性化された後にＴＧ１のようなタイミング発生及びカラムセレクタ回路ＣＳ１から発生されるセンスアンプ用タイミング信号によって動作され、ロウデコーダによって選択されたメモリセルによってビット線に与えられた信号、すなわち読み出し信号を増幅する。センスアンプにおける各ビット線に対応される図示しない複数の単位センスアンプのそれぞれは、良く知られたＣＭＯＳ構成のセンスアンプと実質的に同じ構成にされる。
【００８８】
すなわち、単位センスアンプのそれぞれは、ゲート・ドレインが交差接続された一対のＰチャンネル型ＭＯＳＦＥＴと、同様にゲート・ドレインが交差接続された一対のＮチャンネル型ＭＯＳＦＥＴとをもつ。一対のＰチャンネル型ＭＯＳＦＥＴのドレイン及び一対のＮチャンネル型ＭＯＳＦＥＴのドレインは対応する対のビット線に結合される。一対のＰチャンネル型ＭＯＳＦＥＴのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して動作電位ＶＤＬが与えられる。同様に一対のＮチャンネル型ＭＯＳＦＥＴのソースは、共通接続され、センスアンプ用タイミング信号によって動作制御されるスイッチＭＯＳＦＥＴを介して回路の接地電位のような動作電位が与えられる。
【００８９】
メモリセルアレイを挟んでの２つのセンスアンプ配置は、次のような構成を意味する。すなわち、メモリセルアレイの一方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の飛び飛びのビット線が結合され、メモリセルアレイの他方の側のセンスアンプには当該メモリセルアレイの複数のビット線の内の残りの飛び飛びのビット線が結合される。この構成は、センスアンプを構成する複数のＭＯＳＦＥＴを必要とされるサイズに応じて比較的大きいピッチをもって配置せざるを得ないときにおいて、メモリセルアレイにおける複数のビット線のピッチを微細化する上で効果的である。
【００９０】
カラムスイッチ回路ＣＳ１のようなカラムスイッチ回路は、対応するカラムセレクタから出力される選択信号によって動作される。カラムスイッチ回路によって、メモリセルアレイにおける複数のビット線の内のカラムセレクタによって指示されたビット線が選択され、メモリ内部バスＩＯＢに結合される。
【００９１】
メモリ入出力回路ＭＩＯは、半導体集積回路装置の内部バスＢＵＳに結合され、かかる内部バスＢＵＳからのアドレス信号及び制御信号を受け、それを内部のバスＡＤＣＢに伝送する。メモリ入出力回路ＭＩＯは、また、バスＢＵＳとメモリ内部バスＩＯＢとの間のメモリデータの入出力を行う。
【００９２】
メモリ制御回路ＭＣＣは、半導体集積回路装置のＣＰＵ等で形成された動作制御信号を受け、それらの信号に応じた制御動作を行う。メモリ制御回路ＭＣＣは、メモリ制御回路ＭＣＣの動作は、通常の動作モードでのリード／ライト動作及びリフレッシュ動作と、前記のようなスリープモード（情報保持モード）等の設定が行なわれる。また、通常動作時のリフレッシュ制御回路も含まれる。この場合、特に制限されないが、リフレッシュ動作は全バンク同時に行なうようにされる。
【００９３】
内部電圧発生制御回路ＶＧＣは、ＤＲＡＭの電源端子ＶＤＤと基準電位端子ＶＳＳとの間に供給される電源電圧を受け、前述のようなメモリセルアレイのための基板バイアス電圧ＶＢＢ、ＶＤＬ及びワード線の選択レベルに用いられる昇圧電圧ＶＰＰの他、前記プレート電圧のような内部電圧を形成する。特に制限されないが、メモリセルアレイのための基板バイアス電圧ＶＢＢは、その詳細を図示しないけれども、ＣＭＯＳ制御ゲート及び複数段のＣＭＯＳインバータ回路によって構成され電源電圧ＶＤＤによって動作されるリングオシレータのようなオッシレータと、容量とダイオード接続のＭＯＳＦＥＴとによってかかるオシレータからの電源電圧レベルの振幅の発振信号を受け周期的に負電位レベルのパルスを出力するチャージポンプ回路と、かかるチャージポンプ回路から出力される負電位レベルのパルスを出力点に供給するダイオード接続のＭＯＳＦＥＴのような整流回路とから構成される。該出力点には、それにおける寄生容量のような容量に出力ＶＢＢとしての出力が得られる。昇圧電圧ＶＰＰも、上記と類似のチャージポンプ回路によりＶＤＬ＋Ｖｔｈ（アドレス選択ＭＯＳＦＥＴのしきい値電圧）のような昇圧電圧とされる。なお、ＶＤＬは、電源電圧ＶＤＤを降圧した電圧とされる。
【００９４】
この実施例のＤＲＡＭは、特に制限されないが、コマンドとの組み合わせで外部バスを通してアドレス信号が取り込まれる。ＭＩＯは外部バスから信号をアドレス信号と判定したなら上記アドレスバス制御バスＡＤＢＣに送出し、書き込みデータと判定したならＩ／Ｏ内部バスに伝える。前記のように６４ビットの単位で外部バスにデータ入力出力を行なうときに、アドレス信号の伝送線も共用することにより外部バスの信号線数の増加を防ぐことができる。
【００９５】
この実施例のＤＲＡＭは、前記のようなＥＣＣによってスリープモードでのリフレッシュ周期が長くされる。メモリセルのデータ保持特性が全体として非常に良いものでは、前記のような約１０秒を超えて長くされる。しかしながら，この周期を極端に長くすると安定的なエラーレートの判定が行え無くなる。そこで、メモリセルのデータ保持特性の実力が分周器の分周比Ｎに反映されていることに着目し、かかる分周比Ｎ、言い換えるならばエラー有りとエラー無しの積算量に対応して、メモリセルに書き込む電圧ＶＤＬや基板電圧ＶＢＢを制御して消費電流を削減させるようにしてもよい。
【００９６】
例えば、前記分周器の分周比Ｎが所定の値Ｐより大きいときは、メモリセルのデータ保持特性が良いと判定して電圧ＶＤＬを小さくする。あるいは基板電圧ＶＢＢを浅くする。上記電圧ＶＤＬやＶＢＢの電圧値は、複数通りの制御が可能なように決めておき、それぞれに対応した判定値Ｐ１〜Ｐｎと前記分周比Ｎの比較により、ＶＤＬ１〜ＶＤＬｎあるいはＶＢＢ１〜ＶＢＢｎのような複数通りの制御を行なうようにすることもできる。この結果、メモリセルでのデータ保持を確保しつつ消費電流を削減することができる。
【００９７】
前記のように約２．４ｍｓの間隔でリフレッシュを行いながら、リフレッシュしたワード線のデータを読み出し、平均すると１２ワード線（３０ｍｓ）単位でＥＣＣのエラーチェックを１回行なうという動作により情報保持モードが実施される。１ワード線分のリフレッシュでみるとＥＣＣへのデータ転送を８ビットずつ行なうときには、１組織符号では検査ビットを含めて８×３２＋３（＝２５９）と、１回のエラーチェックが行なわれて、１ワード線当たり８組織符号のときには２５９×８（＝２０７２）回のデータ転送と８回のエラーチェックを行なうこととなる。このような動作時間は、ワード線の選択動作及びセンスアンプの増幅時間を含めても０．４ｍｓには満たない時間で済む。
【００９８】
この結果、前記約２．４ｍｓの間隔でのワード線の切り替えによるリフレッシュ動作において、その大半の２ｍｓの間は前記分周器による次のリフレッシュ要求信号を発生させる計数動作が行なわれるのみである。そこで、上記ＥＣＣによる内部電圧発生制御回路ＶＧＣの制御動作に、ＤＲＡＭでの直流電流やリーク電流経路を遮断させるという機能を付加するものとしてもよい。例えば、ＤＲＡＭ側は前記センスアンプが１ワード線分の記憶情報を保持しており、そのワード線を選択するアドレスが保持されていればよい。そこで、前記１ワード線分のＥＣＣ動作が終了した後から前記のワード線を選択して再書き込みを行なうまでの間の約２ｍｓの間、昇圧電圧ＶＰＰやＶＢＢ発生回路もチャージポンプ動作回数を減らなどによって低消費電力モードにするようにしてもよい。
【００９９】
図１５は、この発明に係る半導体集積回路装置の一実施例の構成図が示されている。この実施例では、前記図９の実施例に対応してＥＣＣ制御部とＥＣＣメモリをＤＲＡＭチップとは別チップに構成したものである。ＤＲＡＭチップとＥＣＣチップの間は、制御コマンド及びデータ通信線を構成する数本、最低で２本によりデータのやり取りを行う。これにより、ＤＲＡＭチップには、制御コマンド及びデータ通信回路とそのためのパッドだけの簡単な回路を付加して置くだけで、上記ＥＣＣチップと組み合わせて使用できるし、それ自体で使用できるものとなる。
【０１００】
図１６には、この発明に係る半導体集積回路装置の一実施例の構成図が示されている。同図には、前記図１５の実施例に対応したマルチチップパッケージの形態が示されいる。（Ａ）は、マルチチップパッケージ（ＭＣＰ）であり、インナー配線（ボンディングワイヤとリードフレーム）を通してＤＲＡＭチップとＥＣＣ制御チップとが接続される。（Ｂ）は、チップサイズパッケージ（ＣＳＰ）であり、ＤＲＡＭチップ上にＥＣＣチップが積層構造に組み立てられてワイヤボンディングによって上記インナー配線が形成される。このように、２つの半導体チチップを１つの半導体集積回路装置に組み込むには種々の形態が可能で応用範囲が広いことが特徴である。
【０１０１】
この実施例においては、ＤＲＡＭのリフレッシュ周期をワーストビットのデータ保持時間に合わせる必要があるが、ＥＣＣとの組み合わせによりリフレッシュ周期を最小の時間より伸ばすことでリフレッシュ電流の低減を図ることができる。これにより破壊したメモリセルデータは、搭載したＥＣＣメモリとＥＣＣ符号複合回路により訂正される。ＥＣＣ制御回路と、ＤＲＡＭの全記憶容量に比べて非常に小さなパリティビット領域を確保することでＤＲＡＭのリフレッシュ周期を大幅に伸ばすことができる。そして、ＥＣＣによる訂正率を監視することで、環境温度に追従した内部リフレッシュ周期を得ることが可能である。
【０１０２】
また、上記ＥＣＣによる訂正率の監視を利用してＤＲＡＭの基板電圧ＶＢＢや動作電圧ＶＤＬを制御することでメモリセルのｐｎ接合リーク電流の低減と、情報電荷量を増加させることで、ワーストビットのデータ保持時間を長くし、上記ＥＣＣの効果によりリフレッシュ周期を伸ばすことも可能である。これとは逆に、ビット線に印加される電圧を低下させることで、さらにリフレッシュ動作電流を低減することも可能である。すなわち、本願における電源制御の目的は、基板電圧ＶＢＢを浅くすることにより、リーク電流を減らし、動作電圧ＶＤＬ及び昇圧電圧ＶＰＰの低電圧化により、消費電流を減らすことにある。
【０１０３】
ＤＲＡＭの全記憶容量に比べて少ないＥＣＣ用メモリセルの追加で実現できるためチップ面積の増加を抑えることができる。ＥＣＣ用メモリセルにＤＲＡＭメモリセルの追加ではなくＳＲＡＭを使用することができため応用範囲を広くできる。本体チップと本ＥＣＣ制御チップを別チップ同士で組み含わせることができるため応用範囲を広くできる。ＥＣＣエラーレートをモニタし自動的にリフレッシュ周期を最適化するためにプローブ検査での厳密なリフレッシュタイマー周期のトリミングが不要でありコストダウンが可能となる。
【０１０４】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 複数のデータとそれに対応した検査ビットを用いて誤り検出動作を行ない、誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな所望のエラーレートに対応した重みを持って上記第１検出信号の積算を減ずる第２方向に積算させ、かかる積算結果により、それまで処理されたデータに関してのエラーレートを正確に判定することができるという効果が得られる。
【０１０５】
（２） 上記に加えて、上記複数のデータと上記検査ビットとをメモリ回路から読み出されたものとすることにより、メモリ回路のデータ保持能力を判定することができるという効果が得られる。
【０１０６】
（３） 情報保持モードのときに起動されて、ダイナミック型メモリセルを有するメモリ回路に保持された複数のデータを読み出して誤り検出訂正用の検査ビットを生成して追加メモリ回路に記憶させ、ＥＣＣ回路により一定のリフレッシュ周期で上記複数のデータとそれに対応した検査ビットを読み出して誤り検出と訂正を行ない、誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな重みを持って、しかも第１積算を減ずる第２方向に積算させ、その積算量が上記第１方向において一定の量を超えたときに上記リフレッシュ周期を所定の時間だけ長くし、上記積算量が上記第２方向において一定の量を超えたときに上記リフレッシュ周期を所定時間だけ短くするエラーレート選定回路を設けることにより、高い信頼性を確保しつつ情報保持動作の低消費電力化を実現することができるという効果が得られる。
【０１０７】
（４） 上記に加えて、上記追加メモリ回路を上記メモリ回路と同じダイナミック型メモリセルで構成し、Ｘ系のアドレス選択回路を共用することにより、高集積化を実現することができるという効果が得られる。
【０１０８】
（５） 上記に加えて、上記情報保持モードとメモリ回路のリード／ライト動作を含む通常モード時にリフレッシュアドレス発生回路を共用し、上記ＥＣＣ回路に上記リフレッシュアドレスに指定されたワード線の中から上記データを選択するＥＣＣアドレス発生回路を設け、上記リフレッシュアドレス発生回路で形成されたＸ系アドレス信号と、上記ＥＣＣアドレス発生回路で形成されたＹ系アドレス信号とをアドレス制御回路に伝えて、上記情報保持モードと通常モード時に対応して上記メモリ回路に伝えることにより簡単な回路の追加により、合理的に高い信頼性を確保しつつ情報保持動作の低消費電力化を実現することができるという効果が得られる。
【０１０９】
（４） 上記に加えて、上記リフレッシュアドレス発生回路を温度依存タイマによ６周波数が制御される発振信号と、それを分周する可変分周回路で形成された起動信号を計数してリフレッシュアドレス信号を生成するものとし、上記可変分周回路の分周比を上記エラーレート選定回路により設定することにより上記リフレッシュ周期をエラーレートに対応して設定することができるという効果が得られる。
【０１１０】
（７） 上記に加えて、上記第１検出信号に対する第２検出信号の重みの比は、許容エラーレートに対応して設定することにより、かかるエラーレートに対応した所望の信頼性を確保することができるという効果が得られる。
【０１１１】
（６） 上記に加えて、上記許容エラーレートを複数ビットからなる２進数により８定し、上記第１検出信号を、上記複数ビットに対応した２進の第１カウンタ回路より計数して、そのキャリー信号を２進の第２カンウタ回路に伝えてアップ計数動作を行なわせ、上記第２検出信号を、上記第２カウンタ回路に対してダウン計数動作を行なわせることにより、簡単な構成により第２カウンタの計数値をそのまま前記可変分周回路の分周比を設定するものとして用いることができるという効果が得られる。
【０１１２】
（９） 上記に加えて、上記メモリ回路とデータ保持制御回路とを１つの半導体チップ上に形成することにより、高性能でデータ保持特性の良好なＤＲＡＭを備えた半導体集積回路装置を得ることができるという効果か得られる。
【０１１３】
（１０） 上記に加えて、上記メモリ回路を第１半導体チップに形成し、上記データ保持制御回路を第２半導体チップに形成してマルチチップパッケージに搭載して１つの半導体集積回路装置を得ることにより、上記第１チップに汎用性を持たせられるので量産性の向上を図ることができるという効果が得られる。
【０１１４】
（１１） 上記に加えて、上記第１半導体チップと第２半導体チップを制御コマンドとデータ通線線とにより相互に接続し、それぞれの半導体チップにかかる通信回路を設けることにより、ＥＣＣ動作での消費電流を抑えることができるという効果が得られる。
【０１１５】
（１２） 上記に加えて、上記第１半導体チップと第２半導体チップを積層構造として１つのパッケージに搭載することにより、両者の温度をほぼ同一にでき、温度制御が簡単になるという効果が得られる。
【０１１６】
（１３） 上記に加えて、上記データ保持制御回路に上記エラーレートモニタ動作での積算量に対応して、メモリセルに書き込む電圧レベル又は基板電圧を制御する機能を付加することにより、いっそうの低消費電力化を図ることができるという効果が得られる。
【０１１７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ＥＣＣ回路は、前記実施例のような誤り訂正能力を持つものであれば何であってもよい。例えば、ＣＲＣを用いるものであってもよい。また、この発明に係るエラーレートを判定方法は、通信回線を通して伝送されたデータに適用し、エラーレートが所望のレート以下のときにはデータの再転送を要求する等にも用いることができる。また、フラッシュメモリや強誘電体メモリ等の不揮発性メモリ回路では前記のようなエラーレートの判定結果により、データ保持特性の劣化を検出して、データの再書き込みを実施することにも適用できる。このようにデータのエラーレートの判定に広く利用することができる。このエラーレート判定方法は、前記実施例のようなハードウェアにより実施することの他、コンピュータシステム等のソストウェアによっても同様に実施することができる。
【０１１８】
前記エラー無しの検出信号とエラー有りの検出信号の積算は、前記のようなデジタルカウンタ回路を用いるものに代えて、アナログ的に行なうようにするものであってもよい。例えば、チャージポンプ回路を利用して、前記キャリー信号により一定量の電荷をキャパシタに蓄積し、前記ボロー信号により前記エラーレートに対応した大きな電荷量を上記キャパシタから放出させるようにしたり、アロログ演算回路により前記キャリー信号に対応した単位電圧をキャパシタの保持電圧に加算して積算させ、前記ボロー信号に対応してエラーレート倍された電圧を減算させて積算結果とするものであってもよい。この発明が適用されるダイナミック型ＲＡＭにおいて、メモリアレイの構成は、相補のビット線を平行に延長させるいわゆる折り返しビット線（２交点）方式、あるいはセンスアンプを中心にして相補ビット線を両側に延長させるという、いわゆるオープンビット線（１交点）方式等何であってもよい。
【０１１９】
この発明は、各種データの転送や記憶を行なうシステムでのエラーレート判定方法及びこのエレーレート判定方法を用いたＤＲＡＭ混載システムＬＳＩ、ＤＲＡＭメモリモジュール、マルチチツプモジュールメモリ、積層ＣＳＰメモリ等ＤＲＡＭ及び各種メモリ回路やデータ転送回路を含む半導体集積回路装置に広く利用することができる。
【０１２０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。複数のデータとそれに対応した検査ビットを用いて誤り検出動作を行ない、誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな所望のエラーレートに対応した重みを持って上記第１検出信号の積算を減ずる第２方向に積算させ、かかる積算結果により、それまで処理されたデータに関してのエラーレートを正確に判定することができる。
【０１２１】
情報保持モードのときに起動されて、ダイナミック型メモリセルを有するメモリ回路に保持された複数のデータを読み出して誤り検出訂正用の検査ビットを生成して追加メモリ回路に記憶させ、ＥＣＣ回路により一定のリフレッシュ周期で上記複数のデータとそれに対応した検査ビットを読み出して誤り検出と訂正を行ない、誤りのないことの第１検出信号を第１方向に積算し、誤りのあることの第２検出信号を上記第１検出信号よりも大きな重みを持って、しかも第１積算を減ずる第２方向に積算させ、その積算量が上記第１方向において一定の量を超えたときに上記リフレッシュ周期を所定の時間だけ長くし、上記積算量が上記第２方向において一定の量を超えたときに上記リフレッシュ周期を所定時間だけ短くするエラーレート選定回路を設けることにより、高い信頼性を確保しつつ情報保持動作の低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】本願が適用されるシステムＬＳＩの一実施例を示す概略ブロック図である。
【図２】本願が適用されるシステムＬＳＩの他の一実施例を示す概略ブロック図である。
【図３】図１のメモリ回路（ＤＲＡＭ）の一実施例を示す詳細ブロック図である。
【図４】図１の実施例に対応したＤＲＡＭ部の一実施例を示す構成図である。
【図５】図２の実施例に対応したＤＲＡＭマクロ部及びＳＲＡＭマクロ部の一実施例を示す構成図である。
【図６】この発明をダイナミック型ＲＡＭに適用した場合の一実施例を示すブロック図である。
【図７】この発明に用いられるＥＣＣ部を１つの半導体チップで構成した場合の一実施例を示すブロック図である。
【図８】図７のＥＣＣチップと組み合わせられるＤＲＡＭチップの一実施例を示すブロック図である。
【図９】図７のＥＣＣチップと図８のＤＲＡＭチップとを組み合わせた場合の１つの半導体記憶装置のブロック図である。
【図１０】この発明に用いられるエラーレート比較器の一実施例を示す回路図である。
【図１１】図１０のエラーレート比較器の動作説明図である。
【図１２】この発明に係るＤＲＡＭの情報保持モードでの動作の一例を説明するためのタイミング図である。
【図１３】この発明に用いられるエラーレート比較器の他の一実施例を示す回路図である。
【図１４】図１又は図２の実施例に適用されるＤＲＡＭの一実施例を示すブロック図である。
【図１５】この発明に係る半導体集積回路装置の一実施例を示す構成図である。
【図１６】この発明に係る半導体集積回路装置の一実施例を示す構成図である。
【図１７】この発明を説明するための一般的なダイナミック型メモリセルのデータ保持時間の累積度数を示す特性図である。
【図１８】図１７の―定の累積度数におけるデータ保持持時間の温度依存性を示す特性図である。
【符号の説明】
ＭＡ…メインアンプ、ＷＡ…ライトアンプ、ｂａｎｋ…バンク、ＭＣＣ…メモリ制御回路、ＭＩＯ…メモリ入出力回路、ＴＧ１…タイミング発生回路、ＣＳ１…カラムセレクタ、ＲＤ１…ロウデコーダ、ＳＡ１，ＳＡ２…センスアンプ、ＭＡ１…メモリセルアレイ、ＶＧＣ…内部電圧発生制御回路。
Claims (13)
- 夫々が第１の数のビット数で構成される複数のデータと、前記複数の第１の数のビット数にそれぞれ対応した所定数のビット数で構成される複数の検査ビットを用いて、それぞれ誤り検出動作を行ない、
前記第１の数のビット数で構成されるデータにそれぞれ誤りのないことの複数の第１検出信号を第１方向に積算し、
前記第１の数のビット数で構成されるデータにそれぞれ誤りのあることの複数の第２検出信号を、上記第１検出信号よりも大きな所望のエラーレートに対応した重みを持って、それぞれ上記第１検出信号の積算を減ずる第２方向に積算させ、
かかる前記複数の第１と第２の検出信号による積算結果を、基準エラーレートを示す所定の値と比較することにより上記複数のデータのエラーレートを判定し、
前記エラーレートの判定に基づき、ダイナミック型メモリセルで構成されたメモリ回路のリフレッシュサイクルの頻度を制御する、ことを特徴とする半導体集積回路装置のＥＣＣ制御回路のエラーレート判定方法。 - 請求項１において、
上記複数のデータと上記検査ビットは、上記メモリ回路から読み出されたものである、ことを特徴とするエラーレート判定方法。 - 記憶キャパシタとアドレス選択ＭＯＳＦＥＴからなるダイナミック型メモリセルを含み、他の回路との間で読み出しと書き込み動作を行なわない情報保持モードを有するメモリ回路と、
データ保持制御回路と、を備え、
上記データ保持制御回路は、
追加メモリ回路と、ＥＣＣ回路及びエラーレート設定回路を含み、
上記ＥＣＣ回路は、
上記メモリ回路の情報保持モードのときに起動され、上記メモリ回路に保持された夫々が第１の数のビット数で構成される複数のデータを読み出して、前記複数の第１の数のビット数にそれぞれ対応した所定数のビット数で構成される誤り検出訂正用の複数の検査ビットを生成して上記追加メモリ回路に記憶させる第１動作と、
一定のリフレッシュ周期にそれぞれ対応して、上記複数のデータと前記複数の検査ビットを読み出してそれぞれ誤り検出と訂正からなる第２動作を行ない、
上記エラーレート設定回路は、
上記ＥＣＣ回路での複数のデータとそれに対応した複数の検査ビットによるそれぞれの誤り検出において、前記第１の数のビット数で構成されるデータにそれぞれ誤りのないことの複数の第１検出信号を第１方向に積算し、前記第１の数のビット数で構成されるデータにそれぞれ誤りのあることの複数の第２検出信号を、上記第１検出信号よりも大きな重みを持って、しかも上記第１検出信号の積算を減ずる第２方向に積算させるエラーレートモニタ動作と、
前記複数の検査ビットのすべてに関連する前記積算結果において、上記エラーレートモニタ動作での積算量が上記第１方向において一定量を超えたときに上記リフレッシュ周期を所定の時間だけ長くし、上記積算量が上記第２方向において一定量を超えたときに上記リフレッシュ周期を所定時間だけ短くするエラーレート設定動作と、
を行なう、ことを特徴とする半導体集積回路装置。 - 請求項３において、
上記追加メモリ回路は、上記メモリ回路と同じダイナミック型メモリセルで構成され、Ｘ系のアドレス選択回路が共用されるものである、ことを特徴とする半導体集積回路装置。 - 請求項３又は４において、
上記情報保持モードとメモリ回路のリード／ライト動作を含む通常モード時に共用されるリフレッシュアドレス発生回路を備え、
上記ＥＣＣ回路は、上記リフレッシュアドレスに指定されたワード線の中から上記データを選択するＥＣＣアドレス発生回路を備え、
上記リフレッシュアドレス発生回路で形成されたＸ系アドレス信号と、上記ＥＣＣアドレス発生回路で形成されたＹ系アドレス信号とはアドレス制御回路に伝えられて、上記情報保持モードと通常モード時に対応して上記メモリ回路に伝えられるものである、ことを特徴とする半導体集積回路装置。 - 請求項５において、
上記リフレッシュアドレス発生回路は、前記情報保持モード時、温度依存タイマにより周波数が制御される発振信号を分周する可変分周回路で形成された起動信号によりリフレッシュアドレス信号を生成するものであり、
上記可変分周回路は、その分周比が上記エラーレート設定回路により設定されることにより上記リフレッシュ周期がエラーレートに対応して切り替えられる、ことを特徴とする半導体集積回路装置。 - 請求項３ないし６のいずれかにおいて、
上記第１検出信号に対する第２検出信号の重みの比は、許容エラーレートに対応して設定されるものである、ことを特徴とする半導体集積回路装置。 - 請求項６において、
上記第１検出信号に対する第２検出信号の重みの比は、許容エラーレートに対応して設定されるものであり、
上記許容エラーレートは複数ビットからなる２進数により設定されるものであり、
上記第１検出信号は、上記複数ビットに対応した２進の第１カウンタ回路より計数されて、そのキャリー信号が２進の第２カウンタ回路に伝えられてアップ計数動作を行なわせ、
上記第２検出信号は、上記第２カウンタ回路に対してダウン計数動作を行うものであり、上記第２カウンタの計数値が前記可変分周回路の分周比を設定する、ことを特徴とする半導体集積回路装置。 - 請求項３ないし８のいずれかにおいて、
上記メモリ回路とデータ保持制御回路とは１つの半導体チップ上に形成されてなる、ことを特徴とする半導体集積回路装置。 - 請求項３ないし８のいずれかにおいて、
上記メモリ回路は第１半導体チップに形成され、
上記データ保持制御回路は第２半導体チップに形成され、
上記第１半導体チップと第２半導体チップは、マルチチップパッケージに搭載されるものである、ことを特徴とする半導体集積回路装置。 - 請求項１０において、
上記第１半導体チップと第２半導体チップは、制御コマンド及びデータ通信線により相互に接続され、それぞれの半導体チップにかかる通信回路が設けられるものである、ことを特徴とする半導体集積回路装置。 - 請求項１０又は１１において、
上記第１半導体チップと第２半導体チップは、積層構造にされて１つのパッケージに搭載されるものである、ことを特徴とする半導体集積回路装置。 - 請求項３ないし１２のいずれかにおいて、
上記データ保持制御回路は、上記エラーレートモニタ動作での積算量に対応して、メモリセルに書き込む電圧レベル又は基板電圧を制御する機能も有する、ことを特徴とする半導体集積回路装置。
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