JPH01205798A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01205798A JPH01205798A JP63031235A JP3123588A JPH01205798A JP H01205798 A JPH01205798 A JP H01205798A JP 63031235 A JP63031235 A JP 63031235A JP 3123588 A JP3123588 A JP 3123588A JP H01205798 A JPH01205798 A JP H01205798A
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- Japan
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- circuit
- error
- adder
- occurrence rate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000001514 detection method Methods 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 19
- 230000006870 function Effects 0.000 claims description 15
- 230000001186 cumulative effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- DMJXRYSGXCLCFP-LBPRGKRZSA-N (3s)-n-tert-butyl-1,2,3,4-tetrahydroisoquinoline-3-carboxamide Chemical compound C1=CC=C2CN[C@H](C(=O)NC(C)(C)C)CC2=C1 DMJXRYSGXCLCFP-LBPRGKRZSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 210000003813 thumb Anatomy 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体記憶装置、特に誤り訂正機能付き記憶
装置に関するものである。
装置に関するものである。
従来の技術
近年各種情報処理装置は、その処理量の増加、処理速度
の高速化に伴い記憶容量も増加し、非常に多くの半導体
記憶装置を実装しているため、記憶装置の信頼性への要
求はますます高くなってきている。このため記憶装置の
中に、誤り訂正回路を内蔵し、記憶装置内部で誤り訂正
を行うものが数多く提案されている。
の高速化に伴い記憶容量も増加し、非常に多くの半導体
記憶装置を実装しているため、記憶装置の信頼性への要
求はますます高くなってきている。このため記憶装置の
中に、誤り訂正回路を内蔵し、記憶装置内部で誤り訂正
を行うものが数多く提案されている。
発明が解決しようとする課題
従来の誤り訂正機能付き記憶装置は、情報の誤９訂正方
式として、例えば２ビット誤り検出・１ビット誤り訂正
（ｓｘｃ、ｎｘｃ）を行なうＥＣＣや、誤り検出のため
のサムチエツクや、パリティビットの付加等が行なわれ
ている。しかしながら、これらの誤り検出、誤り訂正方
式の訂正能力と処理時間は反比例しておシ、訂正能力の
高いものは）・ その処理によシ多くの時間を要する。したがって、記憶
装置に組み込まれた誤り訂正機能が必ずしも有効に機能
しているとは言えない。
式として、例えば２ビット誤り検出・１ビット誤り訂正
（ｓｘｃ、ｎｘｃ）を行なうＥＣＣや、誤り検出のため
のサムチエツクや、パリティビットの付加等が行なわれ
ている。しかしながら、これらの誤り検出、誤り訂正方
式の訂正能力と処理時間は反比例しておシ、訂正能力の
高いものは）・ その処理によシ多くの時間を要する。したがって、記憶
装置に組み込まれた誤り訂正機能が必ずしも有効に機能
しているとは言えない。
本発明はかかる問題点に鑑み、実際の使用状況に適した
誤り訂正方式を選択出来る誤り訂正機能付きの半導体記
憶装置を提供することを目的とする。
誤り訂正方式を選択出来る誤り訂正機能付きの半導体記
憶装置を提供することを目的とする。
課題を解決するだめの手段
本発明は、一つのチップ上に誤り訂正機能付き記憶回路
と、リフレッシュ回数を計数するカウンタと、前記誤り
訂正機能付き記憶回路から出力される誤り検出数を順次
積算する加算器と、前記カウンタの出力に応じて前記加
算器から出力される誤り検出累積数から誤り発生率を算
出する誤り発生率算出回路と、前記誤り発生率算出回路
から出力される誤り発生率に応じて誤り訂正方式を選択
する誤り訂正方式選択回路と、電源低下時に前記加算器
の内容と前記カウンタの値を保持する電気的に書き換え
可能な不揮発性記憶回路と、電源電圧の低下を検出する
パワーダウン検出回路と、前記パワーダウン検出回路か
ら出力されるパワーダウン検出信号にしたがって前記不
揮発性記憶回路への情報の入出力を制御する制御回路を
備えることを特徴とする半導体記憶装置である。
と、リフレッシュ回数を計数するカウンタと、前記誤り
訂正機能付き記憶回路から出力される誤り検出数を順次
積算する加算器と、前記カウンタの出力に応じて前記加
算器から出力される誤り検出累積数から誤り発生率を算
出する誤り発生率算出回路と、前記誤り発生率算出回路
から出力される誤り発生率に応じて誤り訂正方式を選択
する誤り訂正方式選択回路と、電源低下時に前記加算器
の内容と前記カウンタの値を保持する電気的に書き換え
可能な不揮発性記憶回路と、電源電圧の低下を検出する
パワーダウン検出回路と、前記パワーダウン検出回路か
ら出力されるパワーダウン検出信号にしたがって前記不
揮発性記憶回路への情報の入出力を制御する制御回路を
備えることを特徴とする半導体記憶装置である。
作用
誤り訂正機能付き記憶回路は、記憶情報の誤り検出、誤
り訂正を行ない誤り検出数を加算器へ出力する。加算器
は誤り検出数を順次積算し誤り検出累積数を算出する。
り訂正を行ない誤り検出数を加算器へ出力する。加算器
は誤り検出数を順次積算し誤り検出累積数を算出する。
誤り発生率算出回路では、リフレッシュ回数をカウント
するカウンタの値から所定の時間間隔で誤り検出累積数
より誤り発生率を算出する。誤り訂正方式選択回路では
、誤り発生率をもとに、あらかじめ組み込まれた誤り訂
正方式から、最適な方式を選択し、誤り訂正機能付き記
憶回路へ通知する。
するカウンタの値から所定の時間間隔で誤り検出累積数
より誤り発生率を算出する。誤り訂正方式選択回路では
、誤り発生率をもとに、あらかじめ組み込まれた誤り訂
正方式から、最適な方式を選択し、誤り訂正機能付き記
憶回路へ通知する。
一方、加算器とカウンタ内の情報は、パワーダウン検出
回路でパワーダウンが検出された場合には、電気的に書
き換え可能な不揮発性記憶回路へ記憶される。逆に電圧
が所定の値を超えると不揮発性記憶回路内の情報は再び
加算器とカウンタへ送られる。
回路でパワーダウンが検出された場合には、電気的に書
き換え可能な不揮発性記憶回路へ記憶される。逆に電圧
が所定の値を超えると不揮発性記憶回路内の情報は再び
加算器とカウンタへ送られる。
以上の構成により、電源電圧の低下、あるいは電源オフ
にかかわらず誤り検出累積数および、リフレッシュ回数
を保持し、その値から誤り発生率を算出し、最適な誤り
訂正方式を選択することが可能となる。
にかかわらず誤り検出累積数および、リフレッシュ回数
を保持し、その値から誤り発生率を算出し、最適な誤り
訂正方式を選択することが可能となる。
実施例
本発明の一実施例による半導体記憶装置のブロック図を
第１図に示す。
第１図に示す。
誤り訂正機能付き記憶回路１では、記憶情報に訂正符号
の付加、および複合化を行ない、誤り検出、誤り訂正を
行なう。そして、誤りが発生した場合には、その誤り検
出数を加算器２へ通知する。
の付加、および複合化を行ない、誤り検出、誤り訂正を
行なう。そして、誤りが発生した場合には、その誤り検
出数を加算器２へ通知する。
加算器２では、誤りが検出される毎に、誤り検出数を順
次積算し、誤り検出累積数を算出する。カウンタ３では
、誤り訂正機能付き記憶回路１より通知されるリフレッ
シュ実行通知信号よシリフレッシュ回数をカウントする
。そして、このカウントがあらかじめ設定された設定値
になると、加算器２および誤り発生率算出回路４へ、誤
り発生率算出信号を通知する。加算器２は、この信号を
受けて語り発生率算出回路４へ、誤り検出累積数を出力
する。誤り発生率算出回路４では、誤り検出累積数から
所定の時間間隔をもとに誤り発生率を算出し、誤り訂正
方式選択回路６へ通知するとともに加算器２、およびカ
ウンタ３ヘリセット信号を通知する。誤り訂正方式選択
回路６は、誤り発生率から最適な誤り訂正方式を選択し
誤り訂正機能付き記憶回路１へ通知する。たとえば、誤
り発生率が非常に低い場合には、パリティによる誤り検
出のみを行ない、以後誤り発生率の増大とともに、’５
Ｈ３−ＤＩＣＣ％ＤＩＣＣ、ＴＩＣＣ等の訂正方式ヲ用
いる。したがって、誤り発生率に応じて誤り訂正方式を
選択することが出来るため、効果的な誤り訂正を行うこ
とが出来る。
次積算し、誤り検出累積数を算出する。カウンタ３では
、誤り訂正機能付き記憶回路１より通知されるリフレッ
シュ実行通知信号よシリフレッシュ回数をカウントする
。そして、このカウントがあらかじめ設定された設定値
になると、加算器２および誤り発生率算出回路４へ、誤
り発生率算出信号を通知する。加算器２は、この信号を
受けて語り発生率算出回路４へ、誤り検出累積数を出力
する。誤り発生率算出回路４では、誤り検出累積数から
所定の時間間隔をもとに誤り発生率を算出し、誤り訂正
方式選択回路６へ通知するとともに加算器２、およびカ
ウンタ３ヘリセット信号を通知する。誤り訂正方式選択
回路６は、誤り発生率から最適な誤り訂正方式を選択し
誤り訂正機能付き記憶回路１へ通知する。たとえば、誤
り発生率が非常に低い場合には、パリティによる誤り検
出のみを行ない、以後誤り発生率の増大とともに、’５
Ｈ３−ＤＩＣＣ％ＤＩＣＣ、ＴＩＣＣ等の訂正方式ヲ用
いる。したがって、誤り発生率に応じて誤り訂正方式を
選択することが出来るため、効果的な誤り訂正を行うこ
とが出来る。
一方、加算器２およびカウンタ３の内容は、電源を切っ
た時や、電源電圧が一時的に降下した場合には、パワー
ダウン検出回路６、および電気的に書き換え可能な不揮
発性記憶回路（ＫＫＦＲＯＭ）８により保護される。パ
ワーダウン検出回路６で電源電圧の低下が検出されると
、データストアリコール制御回路７ヘパワーダウン検出
信号が通知される。データストアリコール制御回路７で
は、この信号にしたがい加算器２、カウンタ３、および
高電圧発生回路９へ制御信号を出力する。そしテ加算器
２およびカウンタ３の内容が不揮発性記憶回路８へ書き
込まれる。逆に、電源投入時や一時的な電圧降下が回復
した場合には、不揮発性記憶回路８の内容を再び加算器
２およびカウンタ３に戻す。
た時や、電源電圧が一時的に降下した場合には、パワー
ダウン検出回路６、および電気的に書き換え可能な不揮
発性記憶回路（ＫＫＦＲＯＭ）８により保護される。パ
ワーダウン検出回路６で電源電圧の低下が検出されると
、データストアリコール制御回路７ヘパワーダウン検出
信号が通知される。データストアリコール制御回路７で
は、この信号にしたがい加算器２、カウンタ３、および
高電圧発生回路９へ制御信号を出力する。そしテ加算器
２およびカウンタ３の内容が不揮発性記憶回路８へ書き
込まれる。逆に、電源投入時や一時的な電圧降下が回復
した場合には、不揮発性記憶回路８の内容を再び加算器
２およびカウンタ３に戻す。
この点が本発明の重要な点の一つであり、誤り検出情報
を電源のオン・オフにかかわらず保持することにより半
導体記憶装置での誤り発生率の評価を長期的に行なうこ
とが可能となる。
を電源のオン・オフにかかわらず保持することにより半
導体記憶装置での誤り発生率の評価を長期的に行なうこ
とが可能となる。
発明の効果
本発明によるダイナミック型半導体記憶装置は、検出し
た誤り発生数を順次積算しリフレッシュ回数をもとにし
た時間間隔で誤り発生率を算出しその値から最適な誤り
訂正方式を選択することが出来る。したがって、使用状
況に適した誤り訂正を効率よく行うことが可能である。
た誤り発生数を順次積算しリフレッシュ回数をもとにし
た時間間隔で誤り発生率を算出しその値から最適な誤り
訂正方式を選択することが出来る。したがって、使用状
況に適した誤り訂正を効率よく行うことが可能である。
また、電源電圧低下時にも誤り検出数の情報を保持でき
るため、より正確な誤り発生率を算出することが出来る
。
るため、より正確な誤り発生率を算出することが出来る
。
このため、本発明によるダイナミック型半導体記憶装置
を用いた情報処理装置では、システム全体として極めて
高い信頼性を得ることが可能である。
を用いた情報処理装置では、システム全体として極めて
高い信頼性を得ることが可能である。
第１図は本発明の半導体記憶装置のブロック図である。
１・・・・・・誤り訂正機能付き記憶回路、２・・・・
・加算器、３・・・・・・カウンタ、４・・・・・・誤
り発生率算出回路、６・・・・・誤り訂正方式選択回路
、６・・・・・・パワーダウン検出回路、７・・・・・
・データストアリコール制御回路、８・・・・・・不揮
発性記憶回路、９・・・・・・高電圧発生回路。
・加算器、３・・・・・・カウンタ、４・・・・・・誤
り発生率算出回路、６・・・・・誤り訂正方式選択回路
、６・・・・・・パワーダウン検出回路、７・・・・・
・データストアリコール制御回路、８・・・・・・不揮
発性記憶回路、９・・・・・・高電圧発生回路。
Claims (1)
- 一つのチップ上に誤り訂正機能付き記憶回路と、リフレ
ッシュ回数を計数するカウンタと、前記誤り訂正機能付
き記憶回路から出力される誤り検出数を順次積算する加
算器と、前記カウンタの出力に応じて前記加算器から出
力される誤り検出累積数から誤り発生率を算出する誤り
発生率算出回路と、前記誤り発生率算出回路から出力さ
れる誤り発生率に応じて誤り訂正方式を選択する誤り訂
正方式選択回路と、電源低下時に前記加算器の内容と前
記カウンタの値を保持する電気的に書き換え可能な不揮
発性記憶回路と、電源電圧の低下を検出するパワーダウ
ン検出回路と、前記パワーダウン検出回路から出力され
るパワーダウン検出信号にしたがって前記不揮発性記憶
回路への情報の入出力を制御する制御回路を備えること
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031235A JPH01205798A (ja) | 1988-02-12 | 1988-02-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63031235A JPH01205798A (ja) | 1988-02-12 | 1988-02-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01205798A true JPH01205798A (ja) | 1989-08-18 |
Family
ID=12325742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031235A Pending JPH01205798A (ja) | 1988-02-12 | 1988-02-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01205798A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025299A (ja) * | 2000-07-10 | 2002-01-25 | Hitachi Ltd | エラーレート判定方法と半導体集積回路装置 |
| JP2010044835A (ja) * | 2008-08-14 | 2010-02-25 | Advantest Corp | 試験モジュールおよび試験方法 |
-
1988
- 1988-02-12 JP JP63031235A patent/JPH01205798A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025299A (ja) * | 2000-07-10 | 2002-01-25 | Hitachi Ltd | エラーレート判定方法と半導体集積回路装置 |
| JP4707803B2 (ja) * | 2000-07-10 | 2011-06-22 | エルピーダメモリ株式会社 | エラーレート判定方法と半導体集積回路装置 |
| JP2010044835A (ja) * | 2008-08-14 | 2010-02-25 | Advantest Corp | 試験モジュールおよび試験方法 |
| US8756465B2 (en) | 2008-08-14 | 2014-06-17 | Advantest Corporation | Test module and a test method for reading a number of fails for a device under test (DUT) |
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