JPS63167500A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特に誤り検出・訂
正機能、すなわちＥＣＣ（Ｅｒｒｏｒ　　Ｃｈｅｃｋ　
ａｎｄ　　Ｃｏｒｒｅｃｔｌｏｎ　）機能を備えた半導
体記憶装置に関する。

［従来の技術］ 最近、半導体記憶装置の高集積化に伴ない、アルファ線
の入射によるメモリセルの誤動作、すなわちソフトエラ
ーが問題になっている。この対策として、ＥＣＣｌ１１
能をメモリセルと同一の半導体基板上に備えたオンチッ
プＥＣＣが実現されている。

第６図に、ハミング符号を誤り訂正符号として用いた従
来のオンチップＥＣＣ搭載の半導体記憶装置の回路ブロ
ック図を示す。ＥＣＣＩＩＩ能は、一般には以下のよう
に実現される。

（１）　データ書込時に、入力するビットを含む複数ビ
ット（−ピットとする）のメモリセルデータに対して、
パリティビット（ｋビットとする）を発生させ、データ
ビット、パリティビットをそれぞれメモリセルアレイ２
のデータビット領域３゜チェックピット領域４に書込む
。この場合のパリティビットを発生する回路が、第６図
中のライトチェックビット発生回路１である。この（ｍ
　＋ｋ　）ビットのブロック（以下、ＦＣＣコード語と
呼ぶ）がＦＣＣ動作の単位となり、誤り検出・訂正はこ
のＦＣＣコード語ごとに行なわれる。

（２）　データ浸出時に、前述の騰ピットのデータビッ
トと、ｋビットのチェックビットを同時に読出し、ｌピ
ットのデータから、新たなチェックとット（これをリー
ドチェックビットと呼ぶ〉を発生させ、これと、メモリ
セルアレイ２のチェックピット領域４から読出されたチ
ェックビット（ライトチェックビット）とのピットごと
の排他的論理和をとる。この結果が“ＡＬＬＯ”　（リ
ードチェックビットとライトチェックビットが一致して
いることに相当）ならば、誤りなし、それ以外では誤り
ありと判定する。上記の排他的論理和をシンドロームと
呼ぶ。シンドロームは、舷ピットからなるデータ列であ
る。以上の操作は、第６図中のリードチェックビット発
生回路５およびシンドローム発生回路６で行なう。

（３）　上記のシンドロームには、誤りピットの位置情
報が含まれており、これをデコードすることにより、ｌ
ピットのデータビットおよびにビットのチェックビット
（パリティビット）のうちのどのピットが誤りであるか
がわかる。これにより、これらのうちの誤りビット（１
ピツトあるいは複数ピット）を訂正（反転）する。これ
を行なうのが、第６図中のシンドロームデコーダ７およ
びデータ訂正回路８である。一般には、−ピットの訂正
されたデータ群中、外部データ出力となるのはｌ′ビッ
ト（ｍ／　≦ｌ）であり、外部データ出力は入力アドレ
ス情報に従って選択、出力される。これは、第６図中の
アドレスデコーダ９により行なう。このアドレスデコー
ダ９は、多くの場合、通常アクセスに使用するデコーダ
と大部分兼用することができる。

以下には、第６図の各ブロックの構成および機能につい
てさらに詳細に説明する。第６図中で、ライトチェック
ビット発生回路１．リードチェックビット発生回路５は
、−ピットのデータビットから、誤り訂正／検出符号の
構成に従って、チェックビットを発生する回路であり、
論理操作は両者同じである。また、シンドローム発生回
路６は、前述のごとく、メモリセル２から読出されたチ
ェックビットと、データビットから新たに発生したチェ
ックビット（リードチェックビット）との、ビットごと
の排他的論理和をとる回路である。シンドロームデコー
ダ７は、ｋビットのシンドロームから、■ビットのデー
タビットおよびにビットのチェックピットのうちの誤り
ビットを指定する符号（ｍ　＋にビット）に変換するデ
コーダであり、たとえば、ｍ＋にビットのうち、誤りビ
ット位置のみ１”、他は“０″となる出力を導出する。

データ訂正回路８は、上記シンドロームデコーダ７の出
力と、訂正されるべきデータビットおよびチェックビッ
トとのビットごとの排他的論理和をとる部分であり、こ
れにより、誤りビットのみデータが反転される。誤り訂
正された符号＜１　＋にビット）は、再びメモリセルア
レイ２中の該当位置に書込まれる。さらに、訂正された
一′ピット（ｍ’＜ｍ）の出力が、アドレスデコーダ９
により選択され、外部出力となる。

オンチップＥＣＣ機能を、ハードエラー救済のみならず
、ンフトエラー救済にも用いる場合、どのメモリセルに
ついても、ある一定以下の時間間隔でＥＣＣ機能を作用
させることが、データ誤りの蓄積を防ぐ意味で重要であ
る。このため、ダイナミック帯平導体記憶装置では、そ
のリフレッシュサイクル時に、ＦＣＣ動作を行なうこと
が提案されている。なぜならば、リフレッシュサイクル
は、ある一定時間間隔以下で必ず行なわれるからである
。このような構成例を第７図に示す。第７図中で、アド
レスカウンタは、リフレッシュ・ローアドレスを発生す
るローアドレスカウンタ１０と、１本のローのうちのど
のＥＣＣコード語に対しでＬ：ＣＣを行なうかを指定す
るコラムアドレスカウンタ１１とからなる。コラムアド
レスカウンタ１１は、ローアドレスカウンタ１０の上位
にあり、１本のローのうちに、ＦＣＣコードＪＲが、２
″個含まれる場合には、０桁のカウンタとなる。

これらローおよびコラムカウンタ１０．１１は、リフレ
ッシュサイクルが行なわれるごとにカウントｖＪｆｆを
行ない、ローアドレスカウンタ１０は２Ｐ回のサイクル
ごとに一巡する。したがって、コラムアドレスカウンタ
１１も合わせると、２Ｗ＋Ｐ回のサイクルごとに一巡す
るので、リフレッシュ動作は２Ｐ　回のサイクルごとに
一巡し、ＦＣＣ動作の対象となるＥＣＣコード語は２１
　回のサイクルごとに一巡することになる。

［発明が解決しようとする問題点］ 一般に、メモリ素子は、電源投入直後はメモリセル内容
が不定であり、データビット、パリティビットともに、
どのような蓄積データになっているか不明である。この
ような状態で、ＥＣＣ！ＩＮ能を動作させつつ、メモリ
動作（読出、書込）を始めると、以下のような問題が生
ずる。

（１）　データビット、パリティビットに、互いに無関
係なランダムデータが蓄積された状態でＥＣＣ機能を動
作させると、一般には「多ビツト誤り状態」になり、Ｅ
ＣＣ符号の訂正能力を越え、蓄積データはランダムに書
換えられる（破壊される）ことになる。

〈２）　上記（１）の問題を避けるため、メモリセルア
レイ２に予め成るデータを書込む動作（たとえばオール
クリア動作）を行なうことが考えられるが、この場合に
もこれと並行してＥＣＣ機能が動作していると、上記（
１）と同じ理由で、クリアしたデータビット領域３のデ
ータが破壊されるので、クリア動作が確実に行なわれな
い。

したがって、従来のオンチップＥＣＣ機能を備えた半導
体記憶装置は、電源投入直後のチェックビット領域４の
データが不定であることにより、正しいデータ（データ
ビット領域３のデータ）を誤って訂正してしまう（すな
わち、データの破壊）という問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、電源投入直後にデータの破壊が生じないよう
な半導体記憶装置を提供することを目的とする。

Ｅ問題点を解決するための手段］ この発明にかかる半導体記憶装置は、電源投入後、ＥＣ
Ｃ機能部のＥＣＣ機能を停止させてパリティビットメモ
リセルアレイのデータをデータビットメモリセルアレイ
のデータに適合させ、これがすべてのＥＣＣコード語を
一巡した後に、ＥＣＣ機能部のＥＣＣ機能が働くように
したものである。

［作用］ この発明におけるＦＣＣ制御手段は、電源投入ｆｆ１Ｅ
ｃｃサイクルが一巡するまでは、ＦＣＣ機能部のＥＣＣ
動作を停止させるとともに、データビットメモリセルア
レイから読出したデータに基づいて発生したＥＣＣ用チ
ェックビットデータをそのままパリティビットメモリセ
ルアレイに書込むことにより、パリティビットメモリセ
ルアレイのデータをデータビットメモリセルアレイのデ
ータに適合させる。

［実施例］ 第１間はこの発明の一実施例の全体構成を示す概略ブロ
ック図である。この実施例は以下の点を除いて第６図の
従来例と同様であり、相当する部分には同一の参照番号
を付してその説明を省略する。図において、この実施例
では、メモリセルアレイ２のチェックビットｆＲ域４か
ら読出されたにピットのチェックピットは、トランスフ
ァゲート１２を介してデータ訂正回路８０に与えられる
。

このトランスファゲート１２のオン、オフは、第３図に
示すＥ信号発生回路１００から得られるＥ信号によって
制御される。また、リードチェックビット発生回路５で
発生されるにピットのリードチェックビットは、シンド
ローム発生回路６に与えられるとともに、トランスファ
ゲート１３を介してデータ訂正回路８０に与えられる。

このトランス７７ゲート１３のオン、オフは、インバー
タ１４を通過した反転Ｅ信号によって制御される。

なお、第１図中では、トランスファゲートが１個ずつし
か図示されていないが、実際はにピットのデータバスの
各々に対して１１１Ｍずつ、合計に個のトランスファゲ
ートが設けられている。データ訂正回路８０は、Ｅ信号
によってそのデータ訂正機能が制御され得るように構成
されている。

第２図は第１図に示すデータ訂正回路８０の詳細を示す
回路図である。なお、この第２図は１ビット分のみを示
し、実際には同様の回路は（ｍ＋ｋ）ピットのデータの
各々に１個ずつ、合計（Ｉ＋ｋ）個存在する。図におい
て、メモリセルアレイ２からのデータビット（ｍピット
）およびメモリセルアレイ２またはリードチェックビッ
ト発生回路５からのチェックピット（ｋピ°ット）を含
む（ｓ　＋ｋ　）ピットのデータＤ１は、インバータ１
５を介してトランジスタ１６の一方導通端子に与えられ
るとともに、そのままトランジスタ１７の一方導通端子
に与えられる。一方、シンドロームデコーダ７の出力５
ＹＮＩは、ＮＡＮＯゲート１８の一方入力に与えられる
。このＮＡＮＯゲート１８の他方入力には、第３図に示
すＥ信号発生回路１００からＥ信号が与えられる。ＮＡ
ＮＤゲート１８の出力は、インバータ１９によって反転
された優にトランジスタ１６のゲートに与えられるとと
もに、そのままトランジスタ１７のゲートに与えられる
。トランジスタ１６および１７の各他方導通端子は互い
に接続されており、この接続点からデータＤＩ’　が出
力される。このデータＤ１′は、メモリセルアレイ２に
書込むべきデータビット（ｍピット）およびチェックピ
ット（ｋビット）を含む。

以上のように構成されたデータ訂正回路８０は、以下の
ように動作する。ます、Ｅ信号が“Ｈ”のときは、その
データ訂正機能が能動化されており、シンドロームデコ
ーダ７の出力５ＹＮＩに応じて以下の動作を行なう。す
なわち、５ＹＮｉが“Ｈ″のときは、データ訂正ありの
場合であり、データＤ１を反転したデータをデータＤＩ
’　として出力する。一方、５ＹＮＩが“Ｌ″のときは
、データ訂正なしの場合であり、データＤ１をそのまま
データ０１′として出力する。これに対し、Ｅ信号が“
Ｌ″のときは、データ訂正回路８０のデータ訂正機能が
働かない。すなわち、この場合データ訂正回路８０は５
ＹＮＩの論理にかかわらず、データＤＩをそのままデー
タＤＩ’　として出力する。

第３図は前記Ｅ信号を発生するための回路を示す図ある
。図において、このＥ信号発生回路１００は、第４図に
示すＯ−アドレスカウンタ１ｏの出力ＲＡ１〜ＲＡＤを
入力として受けるＮＯＲゲート１０１およびコラムアド
レスカウンタ１１の出力ＣＡＩ〜ＣＡｎを入力として受
けるＮＯＲゲ−ト１０２を含む。これらＮＯＲゲート１
０１および１０２の出力はＮＡＮＯゲート１０３に与え
られる。ＮＡＮＤゲート１０３の出力信号Ｓ２は、２つ
のＮＯＲゲートで構成されるフリップフロップ１０４に
リセット入力として与えられる。また、ＮＡＮＤゲート
１０３（７）出力信号Ｓ２はＮＯＲゲート１０５の一方
入力に与えられる。電源ラインと接地との間に直列に接
続される抵抗１０６とコンデンサ１０７は時定数回路を
構成しており、抵抗１０６とコンデンサ１０７の接続点
から得られる出力はインバータ１０８の入力端に与えら
れる。

このインバータ１０８の出力Ｓ１は、フリップフロップ
１０４にセット入力として与えられるとともに、第４図
に示すローアドレスカウンタ１０およびコラムアドレス
カウンタ１１にオールクリア指令として与えられる。フ
リップフロップ１０４の出力はインバータ１０９によっ
て反転された後信号Ｓ３として前述のＮＯＲゲート１０
５の他方入力に与えられる。このＮＯＲゲート１０５か
らＥ信号が出力される。

第４図は第１図に示す実施例に対して与えられるアドレ
ス入力を発生するためのアドレスカウンタを示す図であ
る。図示のごとく、このアドレスカウンタは、第７図の
アドレスカウンタと同様、ローアドレスカウンタ１０と
コラムアドレスカウンタ″１１とから構成される。但し
、ローアドレスカウンタ１ｏおよびコラムアドレスカウ
ンタ１１には、第３図に示すインバータ１０８から信号
＄１が与えられており、各カウンタはこの信号Ｓ１に応
答して、所定期間その出力がＡＬＬ”Ｏ’を維持するよ
うに構成されている。

次に、第５図に示すタイミングチャートを参照して、第
１図〜第４図に示す実施例の動作を説明する。

まず、電源が投入されると、第３図に示すインバータ１
０８の入力はすぐには電源電圧ＣＣに立ち上がらず、抵
抗１０６とコンデンサ１０７で決まる時定数によって徐
々に立ち上がる。そのため、インバータ１０８の出力Ｓ
１は、電源投入直後″ＨＩＩであり、その入力電位が所
定電位まで上昇したところで“し”に反転する、したが
って、インバータ１０８の出力は第５図に示すようなワ
ンショットパルスとなる。このワンショットパルスによ
って７リツプフＯツブ１０４がセットされ、インバータ
１０９の入力は°Ｌ″となる。したがって、インバータ
１０９の出力Ｓ３は“Ｈ”となる。一方、ローアドレス
カウンタ１０およびコラムアドレスカウンタ１１は、信
号Ｓ１のワンショットパルスによってＡＬＬ″′０″に
クリアされ、その出力はすべて“Ｌ″になっている。そ
のため、ＮＯＲゲート１０１．１０２の両出力が“Ｈ”
となっており、応じて、ＮＡＮＤゲート１０３の出力Ｓ
２は“Ｌ”となっている。そのため、ＮＯＲゲート１０
５の入力は、一方（８３）が“Ｈ″で、他方（Ｓ２）が
“Ｌ″′であるため、その出力であるＥ信号はＬ　ＩＩ
となっている。この状態は、リフレッシュサイクル（Ｃ
ＡＳビフォアＲＡＳサイクル等）でアドレスカウンタ１
０．１１が再びＡＬＬ“０”からスタートし、２２＊Ｐ
回インクリメントされて再びＡＬＬ“０”になるまで継
続される。したがって、ｍｍ投入後アドレスカウンタ１
０．１１が一巡するまではＥ信号が“Ｌ″であり、第２
図のデータ訂正回路８０はデータ訂正を行なわない。

アドレスカウンタ１０．１１が一巡して再びＡＬＬ“０
″になると、フリップ７０ツブ１０４はアドレスカウン
タ１０．１１のスタート時における信号Ｓ２の立ち上が
りによって既にリセットされでいるので、信号Ｓ３はＬ
゛′となっている。

（のため、ＮＯＲゲート１０５の両人力が“Ｌ”となり
、Ｅ信号はＨ”に反転する。応じて、データ訂正回路８
０におけるデータ訂正が可能となる。

一方、第１図に示すトランスファゲート１２゜１３は、
Ｅ信号が°Ｌ”の間、トランス７７ゲート１２がオフ、
トランスファゲート１３がオンとなっている。そのため
、電源投入後アドレスカウンタ１０．１１が一巡するま
では、メモリセルアレイ２のチェックピット領域４から
読出したチェックビットの代わりに、データビット領域
３から読出したデータに基づいてリードチェックビット
発生回路５で作成されたリードチェックビットがデータ
訂正回路８０を介してメモリセルアレイ２のチェックビ
ット領域４に再書込される。

上述のＥ信号が“Ｌ”時における動作は、いわばチェッ
クビットのデータをデータビットのデータに適合させる
〈゛誤りなし”の状態にする）ことであり、これをＦＣ
Ｃコード語を一巡するまで行なうと、全チェックビット
のデータを、各々対応するデータビットのデータに適合
させてからＥ信号が°゛Ｈ“′になり、ここから誤り訂
正が可能な状態となるので、電源投入直後のデータビッ
ト。

チェックビットのデータの如何にかかわらず、゛誤った
訂正−データの破壊”は生じない。

なお、上記実施例では、ｌｌ電源投入直後、２１＋Ｐ回
のリフレッシュサイクルが続く場合を示したが、これは
、この間に通常アクセスサイクル（リード／フライトサ
イクル）が入る場合でも同様な効果を奏する。

また、誤り検出・訂正符号は、ハミング符号に限らない
。

［発明の効果］ 以上のように、この発明によれば、電源投入直後のメモ
リセルデータの如何によらず、誤訂正によるデータ破壊
を防ぐことができ、外部からの操作を必要とせずに、信
頼性の高い半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す概略ブロック図であ
る。第２図は第１図に示すデータ訂正回路８０の詳細を
示す回路図である。第３図は第１図に示す実施例で用い
るＥ信号を発生するための回路を示す図である。第４図
は第１図に示す実施例に与えられるアドレス入力を発生
するためのアドレスカウンタの構成を示すブロック図で
ある。 第５図は第１図〜第４図の動作を説明するためのタイミ
ングチャートである。第６図はＦＣＣ機能を搭載した従
来の半導体記憶装置を示す概略ブロック図である。第７
図は第６図に示す従来回路に与えられるアドレス入力を
発生するためのアドレスカウンタの構成を示すブロック
図である。 図において、１はライトチェックビット発生回路、２は
メモリセルアレイ、３はデータビット領域、４はチェッ
クビット領域、５はリードチェックビット発生回路、６
はシンドローム発生回路、７はシンドロームコーダ、８
０はデータ訂正回路、９はアドレスデコーダ、１０はロ
ーアドレスカウンタ、１１はコラムアドレスカウンタ、
１２および１３はトランスファゲートを示す。

Claims (3)

【特許請求の範囲】
1. （１）複数のメモリセルを有するメモリセルアレイおよ
   びこのメモリセルアレイと同じ半導体基板上に形成され
   た誤り検出・訂正機能部を備えており、前記メモリセル
   アレイは、外部からのデータを記憶するデータビットメ
   モリセルアレイと、誤り検出・訂正機能のためのパリテ
   ィビットを記憶するパリティビットメモリセルアレイと
   からなっており、前記誤り検出・訂正機能部は前記メモ
   リセルアレイに記憶されたデータを内部に備えたアドレ
   スカウンタによって指定される誤り検出・訂正コード語
   ごとに順次誤り検出・訂正するように構成されており、
   さらに 電源投入後前記アドレスカウンタが一巡するまで前記誤
   り検出・訂正機能部の誤り検出・訂正機能を停止させ、
   かつその誤り検出・訂正機能停止時には、前記パリティ
   ビットメモリセルアレイに前記データビットメモリセル
   アレイから読出したデータに基づいて発生した誤り検出
   ・訂正用チェックビットデータをそのまま書込むための
   誤り検出・訂正制御手段を備えることを特徴とする半導
   体記憶装置。
2. （２）前記誤り検出・訂正機能部は、その内部に備えた
   前記アドレスカウンタをメモリ動作のサイクルごとにカ
   ウントしていき、それによってすべての誤り検出・訂正
   コード語を巡回する動作を行なうように構成されている
   、特許請求の範囲第１項記載の半導体記憶装置。
3. （３）前記誤り検出・訂正機能部は、 前記外部からのデータに基づいて前記パリティビットメ
   モリセルアレイに書込むためのライトチェックビットを
   発生するライトチェックビット発生回路と、 前記データビットメモリセルアレイから読出したデータ
   に基づいて、リードチェックビットを発生するリードチ
   ェックビット発生回路と、前記リードチェックビットと
   、前記パリティビットメモリセルアレイから読出した前
   記ライトチェックビットに基づいて、誤りの有無および
   その位置を表わすシンドロームデータを発生するシンド
   ロームデータ発生手段と、 前記メモリセルアレイから読出したデータを前記シンド
   ロームデータに基づいて訂正するデータ訂正回路と、 前記データ訂正回路によつて訂正されたデータを前記メ
   モリセルアレイの該当の位置に再書込するための再書込
   手段とを含む、特許請求の範囲第１項または第２項記載
   の半導体記憶装置。