JPS63129600A - 誤り検出・訂正回路付半導体記憶装置 - Google Patents
誤り検出・訂正回路付半導体記憶装置Info
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- JPS63129600A JPS63129600A JP61277126A JP27712686A JPS63129600A JP S63129600 A JPS63129600 A JP S63129600A JP 61277126 A JP61277126 A JP 61277126A JP 27712686 A JP27712686 A JP 27712686A JP S63129600 A JPS63129600 A JP S63129600A
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- 238000010586 diagram Methods 0.000 description 5
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、誤り検出回路と誤り訂１Ｆ回路（以下これら
の回路を総称してＥＣＣ回路と記す。）を右づる半導体
記憶装置に関する。
の回路を総称してＥＣＣ回路と記す。）を右づる半導体
記憶装置に関する。
第３図はＦＣＣ回路付半導体記憶装置の従来例のブロッ
ク図て゛、１バイトが８ビットのデータと４ビットのヂ
エツクビッ１〜で構成された場合について示されている
。入力回路３４８ピツ１〜のデータ１１〜Ｉ８を伝達す
る。チェックピット演算回路４は、入力回路３の出力を
入力しデータ入力１１〜Ｉ８により４ピツ１〜のチェッ
クビットＰ１〜Ｐ４を演筒して一義的に決定して、デー
タ１１〜Ｉ８とともに出力する。用込み回路５は、チェ
ックビット演Ω回路４の出力を入力し、データ１１〜Ｉ
８およびチェックビットＰ１〜Ｐ４をメモリセル６に古
込む（°゛○″）か書込まない（１″）が決定し、書込
みを決定した場合には書込みを行なう。メ七リセル６の
Ｍ１〜Ｍ １２は、行選択ａＸ、列選択線Ｙにより選択
された１バイトのメモリセルを示したものである（Ｍ＋
〜Ｍ８にはデータが、Ｍ９〜Ｍ１２にはチェックビット
が格納される）。読出し回路７は、メモリセル６Ｍ１〜
Ｍ１２に書込まれたデータを読出す。誤り検出回路８は
、読出し回路７の出力を入力しソフトウェアエラー、書
込み、消去のくり返しによるメしリセル６の破壊等によ
り、メモリセルＭ１〜Ｍ１２のうちどれか１つのデータ
が破壊されたとき、ＩＩｌ壊されたデータが、メモリぜ
ルＭ１〜Ｍ＋２のどのメモリセルに記憶されていたデー
タであるか検出する。誤り工］正回路９は、点り検出回
路８の出力を入力し誤り検出回路８で検出された破壊さ
れたデータを、破壊される＋ｆＱのデータに戻す。出力
回路１０は誤り訂正回路９の出力を伝達する。
ク図て゛、１バイトが８ビットのデータと４ビットのヂ
エツクビッ１〜で構成された場合について示されている
。入力回路３４８ピツ１〜のデータ１１〜Ｉ８を伝達す
る。チェックピット演算回路４は、入力回路３の出力を
入力しデータ入力１１〜Ｉ８により４ピツ１〜のチェッ
クビットＰ１〜Ｐ４を演筒して一義的に決定して、デー
タ１１〜Ｉ８とともに出力する。用込み回路５は、チェ
ックビット演Ω回路４の出力を入力し、データ１１〜Ｉ
８およびチェックビットＰ１〜Ｐ４をメモリセル６に古
込む（°゛○″）か書込まない（１″）が決定し、書込
みを決定した場合には書込みを行なう。メ七リセル６の
Ｍ１〜Ｍ １２は、行選択ａＸ、列選択線Ｙにより選択
された１バイトのメモリセルを示したものである（Ｍ＋
〜Ｍ８にはデータが、Ｍ９〜Ｍ１２にはチェックビット
が格納される）。読出し回路７は、メモリセル６Ｍ１〜
Ｍ１２に書込まれたデータを読出す。誤り検出回路８は
、読出し回路７の出力を入力しソフトウェアエラー、書
込み、消去のくり返しによるメしリセル６の破壊等によ
り、メモリセルＭ１〜Ｍ１２のうちどれか１つのデータ
が破壊されたとき、ＩＩｌ壊されたデータが、メモリぜ
ルＭ１〜Ｍ＋２のどのメモリセルに記憶されていたデー
タであるか検出する。誤り工］正回路９は、点り検出回
路８の出力を入力し誤り検出回路８で検出された破壊さ
れたデータを、破壊される＋ｆＱのデータに戻す。出力
回路１０は誤り訂正回路９の出力を伝達する。
データビット数８、チェックビット数４の本例の場合、
誤りを検出できるビット数は、１２ビット中１ビットで
あることが一般に知られているので、以下の説明におい
ては、ＥＣＣ回路として、行選択線×、列選択線Ｙによ
り選択された１バイｈ（１２ビット）中の１ビットのデ
ータの破壊を救済するＥＣＣ回路について説明する。
誤りを検出できるビット数は、１２ビット中１ビットで
あることが一般に知られているので、以下の説明におい
ては、ＥＣＣ回路として、行選択線×、列選択線Ｙによ
り選択された１バイｈ（１２ビット）中の１ビットのデ
ータの破壊を救済するＥＣＣ回路について説明する。
第４図、第５図および第６図は、それぞれチェックビッ
ト演算回路４、誤り検出回路８および誤り訂正回路９の
一例の回路図である。
ト演算回路４、誤り検出回路８および誤り訂正回路９の
一例の回路図である。
打１他的論理和回路（以下ＥｘＯＲと記ず）１１〜１４
は５人力ＥｘＯＲｒＥｘＯＲ２１〜２４は６人力Ｅ Ｘ
ＯＲである。またアンドグー１−３１〜３８はずべて
１人カアンドグートであり、入力に付加した○印は、入
力の反転を示す。例えばアンドゲート３１の入力は、Δ
、Ｂ、Ｃ，Ｄ （Ａ、［３゜Ｃ９ＤはそれぞれＥ Ｘ
ＯＲ２１−２４の出力）になる。
は５人力ＥｘＯＲｒＥｘＯＲ２１〜２４は６人力Ｅ Ｘ
ＯＲである。またアンドグー１−３１〜３８はずべて
１人カアンドグートであり、入力に付加した○印は、入
力の反転を示す。例えばアンドゲート３１の入力は、Δ
、Ｂ、Ｃ，Ｄ （Ａ、［３゜Ｃ９ＤはそれぞれＥ Ｘ
ＯＲ２１−２４の出力）になる。
第３図に示す、従来の、ＥＣＣ回路付半導体記憶装置の
動作は次のＪ：うになる。−例として、＜１＋ １２１
３１４１５１６１７１８ ）＝ （０１０１０１０１）
が入力され、このデータをメモリセルＭ１〜Ｍ８に１−
１１込み、この書込んだデータを読出す場合について説
明する。ＥｘＯＲ回路の論理は、入ツノデータの１゛′
の個数が偶数のとさ、出力がパ０°′、入力データの“
１”の個数が奇数のとき、出力が１″と定義されている
ので、チェツクピッ１〜演算回路４が出力するチェック
ビットは（ＰＩ Ｐ２ Ｐ３ Ｐ４）＝ （０１０１）
になる。
動作は次のＪ：うになる。−例として、＜１＋ １２１
３１４１５１６１７１８ ）＝ （０１０１０１０１）
が入力され、このデータをメモリセルＭ１〜Ｍ８に１−
１１込み、この書込んだデータを読出す場合について説
明する。ＥｘＯＲ回路の論理は、入ツノデータの１゛′
の個数が偶数のとさ、出力がパ０°′、入力データの“
１”の個数が奇数のとき、出力が１″と定義されている
ので、チェツクピッ１〜演算回路４が出力するチェック
ビットは（ＰＩ Ｐ２ Ｐ３ Ｐ４）＝ （０１０１）
になる。
このようにチェックビット演粋回路１によってデータ信
号が定められるヂエックビッ！へを以下の記述ではデー
タ信号に対応したチェックビットと記１゜したがって選
択された１バイトメモリセル６には（０１０１０１０１
：０１０１）のデータが書込まれる。読出し回路７の出
力Ｄ１〜Ｄｏ、Ｐ＋〜Ｐ４は、メモリセル６に記憶され
ているデータが破壊されていなければ、（ＤＩ Ｄ２Ｄ
３ Ｄ、ＩＤ５ Ｃ６Ｃ７Ｃ８： Ｐ＋ Ｐ２ Ｐ３
Ｐ４）＝ ＜０１０１０１０１ ：０１０１）となるの
で、誤り検出回路８の４個のＥｘＯＲ２１〜２４の出力
はく八ＢＣＤ）＝ （００００）になる。言い換えれば
、チェックビットＰ１〜Ｐ４は、データ入力１１〜Ｉ８
に対しで、（ＡＢＣＤ）＝ （００００）になるように
設定されている。したがって、誤り検出回路８の出力は
（Ｑ＋ 、Ｃ２，Ｃ３゜Ｃ４、Ｃ５，Ｃ６，Ｃ７，Ｑｏ
）＝ （００００００００）になり誤りｎ１回路９は
、ＥｘＯＲ４１〜４８の２人力のうち１人力がすべて“
ＯＩＴに４１っているので、不活性になり、その出力Ｒ
１〜Ｒ８はそれぞれＤｌ・〜Ｄ８に等しくなる。その結
果（ＤＩ Ｃ２Ｃ３Ｄ４Ｄｓ Ｃ６Ｃ７Ｃ８） −（０
１０１０１０１）となり、選択された１パイトメ［リセ
ル６に書込まれたデータが正しく出力回路１０に伝達さ
れている。
号が定められるヂエックビッ！へを以下の記述ではデー
タ信号に対応したチェックビットと記１゜したがって選
択された１バイトメモリセル６には（０１０１０１０１
：０１０１）のデータが書込まれる。読出し回路７の出
力Ｄ１〜Ｄｏ、Ｐ＋〜Ｐ４は、メモリセル６に記憶され
ているデータが破壊されていなければ、（ＤＩ Ｄ２Ｄ
３ Ｄ、ＩＤ５ Ｃ６Ｃ７Ｃ８： Ｐ＋ Ｐ２ Ｐ３
Ｐ４）＝ ＜０１０１０１０１ ：０１０１）となるの
で、誤り検出回路８の４個のＥｘＯＲ２１〜２４の出力
はく八ＢＣＤ）＝ （００００）になる。言い換えれば
、チェックビットＰ１〜Ｐ４は、データ入力１１〜Ｉ８
に対しで、（ＡＢＣＤ）＝ （００００）になるように
設定されている。したがって、誤り検出回路８の出力は
（Ｑ＋ 、Ｃ２，Ｃ３゜Ｃ４、Ｃ５，Ｃ６，Ｃ７，Ｑｏ
）＝ （００００００００）になり誤りｎ１回路９は
、ＥｘＯＲ４１〜４８の２人力のうち１人力がすべて“
ＯＩＴに４１っているので、不活性になり、その出力Ｒ
１〜Ｒ８はそれぞれＤｌ・〜Ｄ８に等しくなる。その結
果（ＤＩ Ｃ２Ｃ３Ｄ４Ｄｓ Ｃ６Ｃ７Ｃ８） −（０
１０１０１０１）となり、選択された１パイトメ［リセ
ル６に書込まれたデータが正しく出力回路１０に伝達さ
れている。
以上の動作において誤り検出回路８の６人力ＥｘＯＲ２
１〜２４の出力は、チェックビットＰ１〜Ｐ４がデータ
１１〜Ｉ８に対応している限り入力データ信号１１〜Ｉ
８の各ビットの内容の如何にかかわらず常に（ＡＢＣＤ
）＝ （００００）になり、したがって誤り検出回路８
の出力のすべてのビットはＯになり誤り訂正回路９は不
活性になる。その結果、回路が正常に動作し処理の途中
でデータの破壊が起らなければ、メモリセル６に書込ま
れたデータがそのまま出力される。
１〜２４の出力は、チェックビットＰ１〜Ｐ４がデータ
１１〜Ｉ８に対応している限り入力データ信号１１〜Ｉ
８の各ビットの内容の如何にかかわらず常に（ＡＢＣＤ
）＝ （００００）になり、したがって誤り検出回路８
の出力のすべてのビットはＯになり誤り訂正回路９は不
活性になる。その結果、回路が正常に動作し処理の途中
でデータの破壊が起らなければ、メモリセル６に書込ま
れたデータがそのまま出力される。
次に、（１１１２１３ｌ４Ｉ５１ａ ｌ７１ａ ）−（
０１０１０１０１）が入力され、選択された１パイトメ
七リセル６には、（０１０１０１０１：０１０１）がＷ
ｉ込まれたにもかかわらず、ソフトウェアエラーや占込
み消去のくり返しによるメモリセルの破壊等により、１
２ビット中１ビットのデータが破壊され、選択された１
バイトのデータが＜０００１０１０１ ：０１０１）に
変化した場合に４５いて、このデータを読出したとき、
ｌ？（り検出回路８および誤り訂正回路９がどのように
機０１：；するかを説明する。
０１０１０１０１）が入力され、選択された１パイトメ
七リセル６には、（０１０１０１０１：０１０１）がＷ
ｉ込まれたにもかかわらず、ソフトウェアエラーや占込
み消去のくり返しによるメモリセルの破壊等により、１
２ビット中１ビットのデータが破壊され、選択された１
バイトのデータが＜０００１０１０１ ：０１０１）に
変化した場合に４５いて、このデータを読出したとき、
ｌ？（り検出回路８および誤り訂正回路９がどのように
機０１：；するかを説明する。
この場合には、Ｄ２のデータが反転しているので、１ス
リ検出回路８のＥｘＯＲ２１＝２４のうら、］〕２が入
力されるＥｘＯＲ２２，２３の出力が” ｏ ”→゛１
″に変化し、（ＡＢＣｔ））＝ （０１１０）になる。
リ検出回路８のＥｘＯＲ２１＝２４のうら、］〕２が入
力されるＥｘＯＲ２２，２３の出力が” ｏ ”→゛１
″に変化し、（ＡＢＣｔ））＝ （０１１０）になる。
したがって、誤り検出回路８の出力（Ｑ＋ Ｑ２ Ｑ３
Ｑ４ Ｑ５ ＱＱ Ｑ７ ＱＱ ） ＝ （０１００
００００）となり、出力がＤ２に接続されているメモリ
セルＭ２のデータが破壊されていたことが検出されてい
る。′この時、メモリセルＭ２のデータが破壊される１
ｍと後で、Ｄ２の値が１″からＯ′′に変化でるが、ｌ
ｉボしたように、Ｑ２の値ら°゛０″から１″に変化す
るので、誤り訂正回路９のＥ Ｘ ＯＲ４２の出力は１
′′のままになり、メモリセルＭ２のデータが破壊され
てら、出力ＩＩ ２には、データが破壊される前のデー
タである“１″が出力されている。したがって、出力か
ら兄た場合、メモリセル６に保持された１２ビット中１
ビットのデータが反転しても、ＥＣＣ回路によって訂正
され、メモリヒル６があたかも正しいデータをもってい
たように見える。
Ｑ４ Ｑ５ ＱＱ Ｑ７ ＱＱ ） ＝ （０１００
００００）となり、出力がＤ２に接続されているメモリ
セルＭ２のデータが破壊されていたことが検出されてい
る。′この時、メモリセルＭ２のデータが破壊される１
ｍと後で、Ｄ２の値が１″からＯ′′に変化でるが、ｌ
ｉボしたように、Ｑ２の値ら°゛０″から１″に変化す
るので、誤り訂正回路９のＥ Ｘ ＯＲ４２の出力は１
′′のままになり、メモリセルＭ２のデータが破壊され
てら、出力ＩＩ ２には、データが破壊される前のデー
タである“１″が出力されている。したがって、出力か
ら兄た場合、メモリセル６に保持された１２ビット中１
ビットのデータが反転しても、ＥＣＣ回路によって訂正
され、メモリヒル６があたかも正しいデータをもってい
たように見える。
以」−述べたように、従来のＥＣＣ回路トｊ半シ８体記
憶装置【ま占込むデータ１１〜Ｉ８がきまると、それに
ス・ｊ応してヂ１ツクビットＰ１〜Ｐ４が決定されるの
で、誤りのある信号を人為的に誤り検出回路８に入力さ
ゼることができない。したがって、１ツブの機能チェッ
クの段階では、１；う；り検出回路８と誤り訂正回路９
の回路動作が正しく行なわれているかどうかチェックす
ることができなかった。
憶装置【ま占込むデータ１１〜Ｉ８がきまると、それに
ス・ｊ応してヂ１ツクビットＰ１〜Ｐ４が決定されるの
で、誤りのある信号を人為的に誤り検出回路８に入力さ
ゼることができない。したがって、１ツブの機能チェッ
クの段階では、１；う；り検出回路８と誤り訂正回路９
の回路動作が正しく行なわれているかどうかチェックす
ることができなかった。
土）ホした従来のＥＣＣ回路イ・１半匈）体記憶装置（
ま、チップの機能チェックの段階で、ＥＣＣ回路が正常
動作ケるか否かチェックすることができなかったので、
誤り検出回路または誤り訂正回路が正常動作しないチッ
プが市場に出てしまい、ＥＣＣ回路を有しているにもか
かわらず、メモリセルのデータの破壊を検出し、訂正す
ることができないために、ピッｌ−不良を起こし、市場
において、半導体装置が不良になるという欠点がある。
ま、チップの機能チェックの段階で、ＥＣＣ回路が正常
動作ケるか否かチェックすることができなかったので、
誤り検出回路または誤り訂正回路が正常動作しないチッ
プが市場に出てしまい、ＥＣＣ回路を有しているにもか
かわらず、メモリセルのデータの破壊を検出し、訂正す
ることができないために、ピッｌ−不良を起こし、市場
において、半導体装置が不良になるという欠点がある。
本発明の目的は、前述の欠点を除去し、チップの機能チ
ェックの段階でＥＣＣ回路が正常動性するか否かをチェ
ックづることができるＥＣＣ回路付半尋体記憶装置を提
供することにある。
ェックの段階でＥＣＣ回路が正常動性するか否かをチェ
ックづることができるＥＣＣ回路付半尋体記憶装置を提
供することにある。
本発明のＥＣＣ回路付半導体記憶ＨＦは、データ信号を
入力して、該データ信号に対応するチェックコードを出
力するチェックヒツト演算回路と、データ信号に、対応
するチェックコードが付加されて成る誤りのない信号を
入力して該チェックコードが生成された後に発生した、
データ信号の何れか１ビットの誤りを検出する誤り検出
回路と、誤り検出回路の出力を入力して、１１りが発生
する前のデータ信号を出力する誤り訂正回路を有する誤
り検出・訂正回路付半導体記憶装置において、前記誤り
のない信号の何れかのビットが反転して成るチェック用
データを蓄積し、出力が読出し回路を介して誤り検出回
路の人力に接続されている誤り検出・訂正ヂエック用記
憶猛ｖＩを有することを特徴とする。
入力して、該データ信号に対応するチェックコードを出
力するチェックヒツト演算回路と、データ信号に、対応
するチェックコードが付加されて成る誤りのない信号を
入力して該チェックコードが生成された後に発生した、
データ信号の何れか１ビットの誤りを検出する誤り検出
回路と、誤り検出回路の出力を入力して、１１りが発生
する前のデータ信号を出力する誤り訂正回路を有する誤
り検出・訂正回路付半導体記憶装置において、前記誤り
のない信号の何れかのビットが反転して成るチェック用
データを蓄積し、出力が読出し回路を介して誤り検出回
路の人力に接続されている誤り検出・訂正ヂエック用記
憶猛ｖＩを有することを特徴とする。
このように、誤りのあるデータに対応するチェック用デ
ータをＥＣＣチェック用記憶装置に蓄積し、チップの機
能チェックの段階でヂエック用データを誤り検出回路に
入力して、誤り検出回路と誤り訂正回路を活性化して動
ｆ１させＥＣＣ回路の出力を期’＋２ｙ ｆｉｌｌと比
較することにより、ＥＣＣ回路の正常な動作が行われた
か否かを検知づることがτ゛きる。
ータをＥＣＣチェック用記憶装置に蓄積し、チップの機
能チェックの段階でヂエック用データを誤り検出回路に
入力して、誤り検出回路と誤り訂正回路を活性化して動
ｆ１させＥＣＣ回路の出力を期’＋２ｙ ｆｉｌｌと比
較することにより、ＥＣＣ回路の正常な動作が行われた
か否かを検知づることがτ゛きる。
（実施例）
次に、本発明の実施例について説明する。
第１図は本発明のＦＣＣ回路イづ半導体記憶装置の第１
の実施例のブロック図である。
の実施例のブロック図である。
本実施例は第３図のＦＣＣ回路何半導体記憶装置の従来
例にＥＣＣチェック用ＲＯＭ １をイ・１加したもので
ある。［ＣＣチェック用ＩＩ ＯＭ １は、デツプの様
能チェックの段階で・、ＥＣＣ回路が１畠。
例にＥＣＣチェック用ＲＯＭ １をイ・１加したもので
ある。［ＣＣチェック用ＩＩ ＯＭ １は、デツプの様
能チェックの段階で・、ＥＣＣ回路が１畠。
勤ｆ［るか否かチェックするためのデータが占込まれた
１２ビットのＲＯＭで、その出力ｆＪ読出し回路７に接
続されている。本実施例ではＥＣＣＣニブク用ＲＯＭ
１には（０００１０１０１：０１０１）をＪ：込んでお
く。つまりこのデータは、選択された１バイ１〜のγ−
夕か（０１０１０１０１：０１０１）のとき、［）２の
データが破壊し、（０００１０１０１：０１０１）にな
った時を想定したデータ（擬似的に破壊されたデータ）
である。
１２ビットのＲＯＭで、その出力ｆＪ読出し回路７に接
続されている。本実施例ではＥＣＣＣニブク用ＲＯＭ
１には（０００１０１０１：０１０１）をＪ：込んでお
く。つまりこのデータは、選択された１バイ１〜のγ−
夕か（０１０１０１０１：０１０１）のとき、［）２の
データが破壊し、（０００１０１０１：０１０１）にな
った時を想定したデータ（擬似的に破壊されたデータ）
である。
（０００１０１０１：０１０１）のデータをＸ選択線Ｘ
、Ｙ選択線ＹにＪ、り選択されたメモリセル６に書込む
ことはできない。なぜなら（Ｉ＋ ＋２１３１４１５
Ｉｌｌ １７１８ ＞＝ （０００１０１０１）どす
ると、チェックピッｌ′−胡筒回路４によ−）て、−ａ
的に（Ｐ＋ Ｒ２Ｒ３Ｒ４）＝ （００１１）になって
しまい、選Ｉ尺された１バイ１〜のメＬすＬル６にＪ１
込まれるデータは（０００１０１０１：Ｏ○１１）にな
るからである。すなわちブーニックビット（０１０１）
はデータ（０００１０１０１）に対応したチェックビッ
トと異なる。このＪ：うに本実施例においては、初期時
に１２ビット中１ビットのデータが擬似的に破壊された
、入力データからは決して作ることができないチェック
用データをＥＣＣチェック用ＲＯＭ １にｒ号込むこと
ができるので、誤り検出回路８および誤り訂正回路９０
回ｊＶｆＪ動作が正常か否かをチェックすることができ
る。
、Ｙ選択線ＹにＪ、り選択されたメモリセル６に書込む
ことはできない。なぜなら（Ｉ＋ ＋２１３１４１５
Ｉｌｌ １７１８ ＞＝ （０００１０１０１）どす
ると、チェックピッｌ′−胡筒回路４によ−）て、−ａ
的に（Ｐ＋ Ｒ２Ｒ３Ｒ４）＝ （００１１）になって
しまい、選Ｉ尺された１バイ１〜のメＬすＬル６にＪ１
込まれるデータは（０００１０１０１：Ｏ○１１）にな
るからである。すなわちブーニックビット（０１０１）
はデータ（０００１０１０１）に対応したチェックビッ
トと異なる。このＪ：うに本実施例においては、初期時
に１２ビット中１ビットのデータが擬似的に破壊された
、入力データからは決して作ることができないチェック
用データをＥＣＣチェック用ＲＯＭ １にｒ号込むこと
ができるので、誤り検出回路８および誤り訂正回路９０
回ｊＶｆＪ動作が正常か否かをチェックすることができ
る。
次に、ＥＣＣ回路が正常動作し、ＦＣＣチェック用ＲＯ
Ｍ１のデータが（０００１０１０１：０１０１〉のとき
について、誤り検出回路８と誤りｎ１回路９の動作につ
いて説明する。Ｘ選択線Ｘｃ、Ｙ選択線ＹＣにＪ：すＥ
ＣＣヂエツク用Ｒ○Ｍ１が薫υ（されたとすると、（Ｄ
＋ Ｄ２ Ｄ３ Ｄ４Ｄ５ Ｄ６ Ｄ７ Ｄ８ ： Ｒ
１Ｒ２Ｒ３Ｒ４）＝ （０００１０１０１：０１０１）
になる。この時、１誤り検出回路８のＥｘＯＲ２１，２
２，２３，２４の出力（ユ、（ＡＢＣＤ）＝ ＜０１１
０） になす７３１り検出回路８および誤り訂正回路９
Ｇよ活性化される。
Ｍ１のデータが（０００１０１０１：０１０１〉のとき
について、誤り検出回路８と誤りｎ１回路９の動作につ
いて説明する。Ｘ選択線Ｘｃ、Ｙ選択線ＹＣにＪ：すＥ
ＣＣヂエツク用Ｒ○Ｍ１が薫υ（されたとすると、（Ｄ
＋ Ｄ２ Ｄ３ Ｄ４Ｄ５ Ｄ６ Ｄ７ Ｄ８ ： Ｒ
１Ｒ２Ｒ３Ｒ４）＝ （０００１０１０１：０１０１）
になる。この時、１誤り検出回路８のＥｘＯＲ２１，２
２，２３，２４の出力（ユ、（ＡＢＣＤ）＝ ＜０１１
０） になす７３１り検出回路８および誤り訂正回路９
Ｇよ活性化される。
その結果（Ｑ＋ Ｒ２Ｒ３Ｑａ Ｒ５Ｒ６Ｒ７Ｒ８）＝
（０１００００００）になり、誤り訂正回路９の出力
は、（Ｒ１Ｒ２Ｒ３Ｒ４Ｒ５Ｒ６Ｒ７Ｒ８）＝ （０１
０１０１０１）になり、明侍値（０１０１０１０１）が
１ｑられる。逆に、ＥＣＣ回路が正常に動作していなけ
れば、ば；り訂正回路９の出力には、ＩＩｌ］ Ｂ＋
（ｌｒ＋以外のデータが出力されることになる。
（０１００００００）になり、誤り訂正回路９の出力
は、（Ｒ１Ｒ２Ｒ３Ｒ４Ｒ５Ｒ６Ｒ７Ｒ８）＝ （０１
０１０１０１）になり、明侍値（０１０１０１０１）が
１ｑられる。逆に、ＥＣＣ回路が正常に動作していなけ
れば、ば；り訂正回路９の出力には、ＩＩｌ］ Ｂ＋
（ｌｒ＋以外のデータが出力されることになる。
以上述べたように本実施例は、ＦＣＣチェックＪＴＩ
ＲＯＭ １をチップ内に有しており、データ人力１１〜
Ｉ８からは得られない、１２ビット中の１ビットのデー
タが擬似的に破壊されたデータをこのＲＯＭ１に書込ん
でおくことができるので、デツプの機能チ１ツクの段階
で、出込んでおいたデータと出力データの明持値とを照
合することにより、ＥＣＣ回路が正常動作しているか否
かチェックすることができる。
ＲＯＭ １をチップ内に有しており、データ人力１１〜
Ｉ８からは得られない、１２ビット中の１ビットのデー
タが擬似的に破壊されたデータをこのＲＯＭ１に書込ん
でおくことができるので、デツプの機能チ１ツクの段階
で、出込んでおいたデータと出力データの明持値とを照
合することにより、ＥＣＣ回路が正常動作しているか否
かチェックすることができる。
第２図は本発明の第２の実施例のブロック図である。
本実施例は第１の実施例のＦＣＣチェック用ＲＯＭＩの
代りにＥＣＣＣＣブーニックジし／）１△Ｊ５よびＥＣ
Ｃブエック用出込み回路２をイ・１加したものである。
代りにＥＣＣＣＣブーニックジし／）１△Ｊ５よびＥＣ
Ｃブエック用出込み回路２をイ・１加したものである。
ビＣＣチェック用レジスタ１Ａは、ブーツブの機能チェ
ックの段階で、ＥＣＣ回路が■常に動作するか否かをチ
ェックするためのデータが書込まれる１２ビットのレジ
スタである。データ人力ＩＷ＋〜ＩＷ１２Ｇユ、ＥＣＣ
チェック用レジスタ１△にデータを■込むためにチップ
外部または内部データバスから入力される。ＦＣＣヂエ
ツク用占込書込路２は、入力データＩＷ＋〜ＩＷ＋２に
応じて、ＥＣＣ７−ニック用レジスタ１Ａに占込むため
のＪ：込み回路である。データがチップの外部から人力
される場合には、外部端子に接続されたテスタ等から、
またチップの内部から入力される場合にはチップ内部の
ＲＡＭ等に記憶されたデータを呼び出して、ＦＣＣブエ
ツク用街込み回路２によってＦＣＣヂエック用レジスタ
１Ａに１込まれる。書込まれるデータＩＷ＋〜ＩＷ＋２
は、第１の実施例と同様に８ビットのデータ１１〜■８
と、このデータ■１〜１８から、ヂエックピット演算回
路４によって演算されて出力された４ビットのヂエツク
ビットＰ１〜Ｐ４によって構成される１２ビットデータ
の中、何れか１ビットの論理値が反転したちの（擬以的
に破壊されたデータ）である。ＦＣＣチェック用データ
ＩＷ＋〜ＩＷ＋２がＥＣＣチェック用レジスタ１Ａに保
持された後の、本実圧倒の動作は、第１の実施例と同様
である。
ックの段階で、ＥＣＣ回路が■常に動作するか否かをチ
ェックするためのデータが書込まれる１２ビットのレジ
スタである。データ人力ＩＷ＋〜ＩＷ１２Ｇユ、ＥＣＣ
チェック用レジスタ１△にデータを■込むためにチップ
外部または内部データバスから入力される。ＦＣＣヂエ
ツク用占込書込路２は、入力データＩＷ＋〜ＩＷ＋２に
応じて、ＥＣＣ７−ニック用レジスタ１Ａに占込むため
のＪ：込み回路である。データがチップの外部から人力
される場合には、外部端子に接続されたテスタ等から、
またチップの内部から入力される場合にはチップ内部の
ＲＡＭ等に記憶されたデータを呼び出して、ＦＣＣブエ
ツク用街込み回路２によってＦＣＣヂエック用レジスタ
１Ａに１込まれる。書込まれるデータＩＷ＋〜ＩＷ＋２
は、第１の実施例と同様に８ビットのデータ１１〜■８
と、このデータ■１〜１８から、ヂエックピット演算回
路４によって演算されて出力された４ビットのヂエツク
ビットＰ１〜Ｐ４によって構成される１２ビットデータ
の中、何れか１ビットの論理値が反転したちの（擬以的
に破壊されたデータ）である。ＦＣＣチェック用データ
ＩＷ＋〜ＩＷ＋２がＥＣＣチェック用レジスタ１Ａに保
持された後の、本実圧倒の動作は、第１の実施例と同様
である。
このように、第２の実施例は、チップ内部に［ＣＣヂエ
ック用レジスタ１Ａをもっているので、ＩＶｌ＋〜ＩＷ
Ｉ２のデータを変化させることにより、任意のデータを
ＥＣＣチェック用レジスタ１Ａに書込むことができる。
ック用レジスタ１Ａをもっているので、ＩＶｌ＋〜ＩＷ
Ｉ２のデータを変化させることにより、任意のデータを
ＥＣＣチェック用レジスタ１Ａに書込むことができる。
したがって、選択された１バイトの各ビットのデータが
１ビットづつ破壊されたとして、それを想定したデータ
をＥＣＣチェック用レジスタ１Ａにそれぞれ書込むこと
ができ、ＥＣＣｌ路の論理チェックの精度を上げること
ができ、チップの機能チェックの段階で、ＥＣＣｌ路が
ｒｌＥ ’：ｎ”に動作するかどうかをより完全にチェ
ックすることができる。
１ビットづつ破壊されたとして、それを想定したデータ
をＥＣＣチェック用レジスタ１Ａにそれぞれ書込むこと
ができ、ＥＣＣｌ路の論理チェックの精度を上げること
ができ、チップの機能チェックの段階で、ＥＣＣｌ路が
ｒｌＥ ’：ｎ”に動作するかどうかをより完全にチェ
ックすることができる。
なお、第１の実施例ではＦＣＣＣＣチェック用量０Ｍバ
イト有している例を挙げたが、ＦＣＣチェック用ＲＯＭ
１が何バイトであっても本発明は有効であり、バイト数
を増やすことにより、ＥＣＣｌ路の論理チェックの精度
を上げることができる。
イト有している例を挙げたが、ＦＣＣチェック用ＲＯＭ
１が何バイトであっても本発明は有効であり、バイト数
を増やすことにより、ＥＣＣｌ路の論理チェックの精度
を上げることができる。
以上説明したように、本発明は、ＥＣＣ回路の論理が正
しく行なわれているかチェックすることができるデータ
が出込まれたＲＯＭ、または、外部端子、内部のデータ
バスに入力されるデータにより、占込みデータが制御で
きるＥＣＣチェック用レジスタをチップ内部に有し、チ
ップの殿能チェックの段階で、ＥＣＣｌ路が正常動性す
るか否かチェックすることができるので、市場において
、ソフトウェアエラー、書込み一消去のくり返しによる
メモリセルの破壊等により、メモリセルに円込まれたデ
ータが破壊されても、破壊されたデータを１彼１表され
る前のデータにもどすことができ、したがって従来に比
べ信頼性が高いＦＣＣ回路付゛１′導体記憶装置を提供
することができる効果がある。
しく行なわれているかチェックすることができるデータ
が出込まれたＲＯＭ、または、外部端子、内部のデータ
バスに入力されるデータにより、占込みデータが制御で
きるＥＣＣチェック用レジスタをチップ内部に有し、チ
ップの殿能チェックの段階で、ＥＣＣｌ路が正常動性す
るか否かチェックすることができるので、市場において
、ソフトウェアエラー、書込み一消去のくり返しによる
メモリセルの破壊等により、メモリセルに円込まれたデ
ータが破壊されても、破壊されたデータを１彼１表され
る前のデータにもどすことができ、したがって従来に比
べ信頼性が高いＦＣＣ回路付゛１′導体記憶装置を提供
することができる効果がある。
第１図、第２図はそれぞれ本発明のＥＣＣｌ路例下導体
記憶装置の第１、第２の実施例。のブロック図、第３図
はＥＣＣＭ路イ・」半導体記憶装置の従来例のブロック
図、第４図、第５図および第６図はそれぞれヂエックピ
ット演等回路４、誤り検出回路８および誤り口重回路９
の回路図である。 １・・・ＥＣＣヂエック用ＲＯＭ。 １Ａ・・・ＥＣＣチェック用レジスタ、２・・・ＦＣＣ
チェック用内込８回路、３・・・入力回路、 ４・・・チェックビット演紳回路、 ５・・・占込み回路、 ６・・・メモリセル、７・・
・読出し回路、 ８・・・誤り検出回路、９・・・誤
り訂正回路、 １０・・・出力回路。 特許出願人 日本電気株式会社 第４図 第５図 第６図
記憶装置の第１、第２の実施例。のブロック図、第３図
はＥＣＣＭ路イ・」半導体記憶装置の従来例のブロック
図、第４図、第５図および第６図はそれぞれヂエックピ
ット演等回路４、誤り検出回路８および誤り口重回路９
の回路図である。 １・・・ＥＣＣヂエック用ＲＯＭ。 １Ａ・・・ＥＣＣチェック用レジスタ、２・・・ＦＣＣ
チェック用内込８回路、３・・・入力回路、 ４・・・チェックビット演紳回路、 ５・・・占込み回路、 ６・・・メモリセル、７・・
・読出し回路、 ８・・・誤り検出回路、９・・・誤
り訂正回路、 １０・・・出力回路。 特許出願人 日本電気株式会社 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 データ信号を入力して、該データ信号に対応すすチェ
ックコードを出力するチェックビット演算回路と、デー
タ信号に、対応するチェックコードが付加されて成る誤
りのない信号を入力して該チェックコードが生成された
後に発生した、データ信号の何れか１ビットの誤りを検
出する誤り検出回路と、誤り検出回路の出力を入力して
、誤りが発生する前のデータ信号を出力する誤り訂正回
路を有する誤り検出・訂正回路付半導体記憶装置におい
て、 前記誤りのない信号の何れかのビットが反転して成るチ
ェック用データを蓄積し、出力が読出し回路を介して誤
り検出回路の入力に接続されている誤り検出・訂正チェ
ック用記憶装置を有することを特徴とする誤り検出・訂
正回路付半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277126A JPS63129600A (ja) | 1986-11-19 | 1986-11-19 | 誤り検出・訂正回路付半導体記憶装置 |
| DE3750460T DE3750460T2 (de) | 1986-11-19 | 1987-11-19 | Halbleiterspeichergerät. |
| EP87117063A EP0268289B1 (en) | 1986-11-19 | 1987-11-19 | Semiconductor memory device |
| US07/123,008 US4878220A (en) | 1986-11-19 | 1987-11-19 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61277126A JPS63129600A (ja) | 1986-11-19 | 1986-11-19 | 誤り検出・訂正回路付半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129600A true JPS63129600A (ja) | 1988-06-01 |
Family
ID=17579154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61277126A Pending JPS63129600A (ja) | 1986-11-19 | 1986-11-19 | 誤り検出・訂正回路付半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4878220A (ja) |
| EP (1) | EP0268289B1 (ja) |
| JP (1) | JPS63129600A (ja) |
| DE (1) | DE3750460T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177099A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
| JPH08129510A (ja) * | 1994-10-31 | 1996-05-21 | Nec Corp | メモリデータ訂正装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5043990A (en) * | 1987-12-04 | 1991-08-27 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH01201736A (ja) * | 1988-02-08 | 1989-08-14 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
| US5195099A (en) * | 1989-04-11 | 1993-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having improved error correcting circuit |
| US5199035A (en) * | 1990-10-01 | 1993-03-30 | Motorola, Inc. | Logic circuit for reliability and yield enhancement |
| US5517015A (en) * | 1990-11-19 | 1996-05-14 | Dallas Semiconductor Corporation | Communication module |
| JPH06325595A (ja) * | 1991-03-27 | 1994-11-25 | Nec Kyushu Ltd | 誤り訂正回路付きｐｒｏｍ装置 |
| JP2821278B2 (ja) * | 1991-04-15 | 1998-11-05 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
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| US6237116B1 (en) | 1998-11-16 | 2001-05-22 | Lockheed Martin Corporation | Testing error correcting code feature in computers that do not have direct hardware features for causing single bit and multi-bit errors |
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| KR20150106145A (ko) * | 2014-03-11 | 2015-09-21 | 삼성전자주식회사 | 메모리 장치에서의 프로그램 오퍼레이션 방법 및 리드 오퍼레이션 방법 |
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1986
- 1986-11-19 JP JP61277126A patent/JPS63129600A/ja active Pending
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1987
- 1987-11-19 DE DE3750460T patent/DE3750460T2/de not_active Expired - Fee Related
- 1987-11-19 EP EP87117063A patent/EP0268289B1/en not_active Expired - Lifetime
- 1987-11-19 US US07/123,008 patent/US4878220A/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| DE3750460D1 (de) | 1994-10-06 |
| DE3750460T2 (de) | 1995-04-06 |
| EP0268289B1 (en) | 1994-08-31 |
| US4878220A (en) | 1989-10-31 |
| EP0268289A2 (en) | 1988-05-25 |
| EP0268289A3 (en) | 1989-11-08 |
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