JPS59206951A - 制御記憶誤り検出回路の診断方式 - Google Patents
制御記憶誤り検出回路の診断方式Info
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- JPS59206951A JPS59206951A JP58081956A JP8195683A JPS59206951A JP S59206951 A JPS59206951 A JP S59206951A JP 58081956 A JP58081956 A JP 58081956A JP 8195683 A JP8195683 A JP 8195683A JP S59206951 A JPS59206951 A JP S59206951A
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- Japan
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- control storage
- detection circuit
- error
- error detection
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電子計算機のプログラム方式を採用した電
子機器の制御記憶誤り検出回路の診断方式に関するもの
である。
子機器の制御記憶誤り検出回路の診断方式に関するもの
である。
従来この種の制御記憶誤り検出回路の診断方式としては
、第１図に示すものがあった。第１図は従来の制御記憶
誤り検出回路の診断方式を示す論理構成図である。図に
おいて、１は制御プログラムを格納する制御記憶部（Ｃ
８）、２は制御記憶部（Ｃ８）１から読出した制御プロ
グラム情報、３は制御記憶情報のチェックのために、こ
の制御記憶情報に付加されたパリティ情報、４は制御記
憶読出し情報をパリティチェックにより検査する誤り検
出回路（ＰＣ）、５は制御記憶誤りフリップフロップ（
Ｆ／Ｆ）、６は制御記憶誤り診断モードフリップフロッ
プ（Ｆ／Ｆ）、７は排他的論理和回路（ＥＸ−ＯＲ）で
ある。
、第１図に示すものがあった。第１図は従来の制御記憶
誤り検出回路の診断方式を示す論理構成図である。図に
おいて、１は制御プログラムを格納する制御記憶部（Ｃ
８）、２は制御記憶部（Ｃ８）１から読出した制御プロ
グラム情報、３は制御記憶情報のチェックのために、こ
の制御記憶情報に付加されたパリティ情報、４は制御記
憶読出し情報をパリティチェックにより検査する誤り検
出回路（ＰＣ）、５は制御記憶誤りフリップフロップ（
Ｆ／Ｆ）、６は制御記憶誤り診断モードフリップフロッ
プ（Ｆ／Ｆ）、７は排他的論理和回路（ＥＸ−ＯＲ）で
ある。
第２図（ａ）及び伽）は、第１図の制御記憶誤り検出回
路の診断方式を実施した場合の制御記憶領域区分図及び
誤り検出回路診断フローチャート図である。
路の診断方式を実施した場合の制御記憶領域区分図及び
誤り検出回路診断フローチャート図である。
次に、上記した従来の制御記憶誤り検出回路の診断方式
の動作について説明する。制御記憶部（ａＳ）１から読
出された制御プログラム情報２は、同時に読出されたパ
リティ情報３と共に誤り検出回路（ＰＣ）４に入力され
、制御記憶誤りのチェックが行われる。パリティ情報３
は排他的論理和回路（ＥＸ−ＯＲ） ７を通して誤り検
出回路（ＰＣ）４に入力されている。制御記憶誤り診断
モードフリップフロップ（Ｆ／Ｆ）６をセットすること
により、パリティ情報３の論理値が反転され、制御記憶
部（ＣＳ）１から正常な制御プログラム情報２と正常な
パリティ情報３が読出されていても、誤り検出回路（Ｐ
Ｃ）４へ入力されるパリティ情報３は不正となり、この
結果として、誤り検出回路（ＰＣ）４は制御記憶読出し
情報に誤りが有った時と同様に、制御記憶誤りフリップ
フロップ（Ｆ／Ｆ）５によって誤りが検出される。した
がって、プログラム制御方式による電子機器の誤り検出
回路（ＰＣ）４の診断を、上位装置又は操作員から指示
された時、制御記憶部（Ｃ８）１が格納している制御プ
ログラムは、制御記憶誤り診断モードフリップフロップ
（Ｆ／Ｆ）６をセットする。これにより、次の制御プロ
グラムステップ実行時に、制御記憶誤りが検出されるは
ずである。もし、この時に制御記憶誤りが検出されなか
ったならば、誤り検出回路（ＰＣ）４に異常がちること
になり、上記プログラム制御方式による電子機器の正常
動作は保証でき無くなることになる。上記した従来の診
断方式を実施した場合の制御記憶領域区分は、第２図（
ａ）に示す空き領域と制御プログラム領域との領域区分
によって表わされており、また、第２図缶）には、上記
した従来の診断方式の動作態様がフローチャート図によ
って示されている。
の動作について説明する。制御記憶部（ａＳ）１から読
出された制御プログラム情報２は、同時に読出されたパ
リティ情報３と共に誤り検出回路（ＰＣ）４に入力され
、制御記憶誤りのチェックが行われる。パリティ情報３
は排他的論理和回路（ＥＸ−ＯＲ） ７を通して誤り検
出回路（ＰＣ）４に入力されている。制御記憶誤り診断
モードフリップフロップ（Ｆ／Ｆ）６をセットすること
により、パリティ情報３の論理値が反転され、制御記憶
部（ＣＳ）１から正常な制御プログラム情報２と正常な
パリティ情報３が読出されていても、誤り検出回路（Ｐ
Ｃ）４へ入力されるパリティ情報３は不正となり、この
結果として、誤り検出回路（ＰＣ）４は制御記憶読出し
情報に誤りが有った時と同様に、制御記憶誤りフリップ
フロップ（Ｆ／Ｆ）５によって誤りが検出される。した
がって、プログラム制御方式による電子機器の誤り検出
回路（ＰＣ）４の診断を、上位装置又は操作員から指示
された時、制御記憶部（Ｃ８）１が格納している制御プ
ログラムは、制御記憶誤り診断モードフリップフロップ
（Ｆ／Ｆ）６をセットする。これにより、次の制御プロ
グラムステップ実行時に、制御記憶誤りが検出されるは
ずである。もし、この時に制御記憶誤りが検出されなか
ったならば、誤り検出回路（ＰＣ）４に異常がちること
になり、上記プログラム制御方式による電子機器の正常
動作は保証でき無くなることになる。上記した従来の診
断方式を実施した場合の制御記憶領域区分は、第２図（
ａ）に示す空き領域と制御プログラム領域との領域区分
によって表わされており、また、第２図缶）には、上記
した従来の診断方式の動作態様がフローチャート図によ
って示されている。
従来の制御記憶誤り検出回路の診断方式は以上の様に構
成されているので、通常の動作時は、全く必要としない
診断専用回路である排他的論理和回路（ＥＸ−ＯＲ）７
、及び制御記憶誤り診断モードフリップフロップ（Ｆ／
Ｆ）６などの冗長回路を組み込んだ構成とすることが必
要であり、このことは、機器の価格を上昇させるだけで
無く、機器の心臓部とも云える制御記憶部（Ｃ８）１と
関連動作する上記した冗長回路に誤動作及び故障が発生
し ３ − た場合には、機器は運転の中止をやむ無くされ、致命的
な障害となるなどの欠点があった。
成されているので、通常の動作時は、全く必要としない
診断専用回路である排他的論理和回路（ＥＸ−ＯＲ）７
、及び制御記憶誤り診断モードフリップフロップ（Ｆ／
Ｆ）６などの冗長回路を組み込んだ構成とすることが必
要であり、このことは、機器の価格を上昇させるだけで
無く、機器の心臓部とも云える制御記憶部（Ｃ８）１と
関連動作する上記した冗長回路に誤動作及び故障が発生
し ３ − た場合には、機器は運転の中止をやむ無くされ、致命的
な障害となるなどの欠点があった。
この発明は、上記の様な従来のものの欠点を除去する目
的でなされたもので、制御記憶部の空き領域の一部に、
診断に使用する診断パターンをあらかじめ格納して置き
、診断時には、制御プログラムの実行を前記診断パター
ンに分岐して診断を行うことにより、診断機能を低価格
、高信頼度で実現できる様にした制御記憶誤り検出回路
の診断方式を提供するものである。
的でなされたもので、制御記憶部の空き領域の一部に、
診断に使用する診断パターンをあらかじめ格納して置き
、診断時には、制御プログラムの実行を前記診断パター
ンに分岐して診断を行うことにより、診断機能を低価格
、高信頼度で実現できる様にした制御記憶誤り検出回路
の診断方式を提供するものである。
以下、この発明の実施例について説明する。第３図はこ
の発明の一実施例である制御記憶誤り検出回路の診断方
式を示す論理構成図である。図において、１は制御プロ
グラムを格納する制御記憶部（ＣＳ）、２は制御記憶部
（Ｃｓ）ｉから読出した制御プログラム情報、３は制御
記憶情報のチェックのために、この制御記憶情報に付加
されたパリティ情報、４は制御記憶読出し情報をパリテ
イチ ４− ニックにより検査する誤り検出回路（ＰＣ）、５は制御
記憶誤りフリップフロップ（Ｆ／Ｆ）である。
の発明の一実施例である制御記憶誤り検出回路の診断方
式を示す論理構成図である。図において、１は制御プロ
グラムを格納する制御記憶部（ＣＳ）、２は制御記憶部
（Ｃｓ）ｉから読出した制御プログラム情報、３は制御
記憶情報のチェックのために、この制御記憶情報に付加
されたパリティ情報、４は制御記憶読出し情報をパリテ
イチ ４− ニックにより検査する誤り検出回路（ＰＣ）、５は制御
記憶誤りフリップフロップ（Ｆ／Ｆ）である。
第４図（ａ）及び（ｂ）は、第３図の制御記憶誤り検出
回路の診断方式を実施した場合の制御記憶領域区分図及
び誤り検出回路診断フローチャート図である。
回路の診断方式を実施した場合の制御記憶領域区分図及
び誤り検出回路診断フローチャート図である。
次に、上記したこの発明の一実施例である制御記憶誤り
検出回路の診断方式の動作について説明する。今、誤り
検出回路（ＰＣ）４の診断を行う場合、誤り検出回路（
ＰＣ）４に不正な読出し情報を供給し、制御記憶誤Ｊ１
発生させるための診断バター／を、あらかじめ制御記憶
部（Ｃ８）１において、第４図（ａ）に示す制御記憶領
域区分の空き領域の一部である診断パターン領域に格納
する０プログラム制御刃式による電子機器の通常動作時
には、制御記憶部（Ｃ８）１において、第４図（ａ）に
示す制御記憶領域区分図に示される様に格納された制御
プログラムは、常時、次に実行すべき制御プログラムと
して、上記制御プログラム領域にのみ分岐する。したが
って、上記装置及び操作員からの指示により、プログラ
ム制御方式による電子機器の誤り検出回路（ＰＣ）４の
診断を行う場合、制御記憶部（Ｃ８）１が格納している
制御プログラムは、第４図（ａ）に示す診断パターン領
域にあらかじめ格納されている不正パターンを、次の実
行制御プログラムステップとして分岐する。この結果と
して、制御記憶部（Ｃ８）１から読出された不正パター
ンは誤り検出回路（ＰＣ）４に供給され、制御記憶誤り
が発生する。これにより、制御記憶誤りフリップフロッ
プ（Ｆ／Ｆ）５によって誤りが検出される。
検出回路の診断方式の動作について説明する。今、誤り
検出回路（ＰＣ）４の診断を行う場合、誤り検出回路（
ＰＣ）４に不正な読出し情報を供給し、制御記憶誤Ｊ１
発生させるための診断バター／を、あらかじめ制御記憶
部（Ｃ８）１において、第４図（ａ）に示す制御記憶領
域区分の空き領域の一部である診断パターン領域に格納
する０プログラム制御刃式による電子機器の通常動作時
には、制御記憶部（Ｃ８）１において、第４図（ａ）に
示す制御記憶領域区分図に示される様に格納された制御
プログラムは、常時、次に実行すべき制御プログラムと
して、上記制御プログラム領域にのみ分岐する。したが
って、上記装置及び操作員からの指示により、プログラ
ム制御方式による電子機器の誤り検出回路（ＰＣ）４の
診断を行う場合、制御記憶部（Ｃ８）１が格納している
制御プログラムは、第４図（ａ）に示す診断パターン領
域にあらかじめ格納されている不正パターンを、次の実
行制御プログラムステップとして分岐する。この結果と
して、制御記憶部（Ｃ８）１から読出された不正パター
ンは誤り検出回路（ＰＣ）４に供給され、制御記憶誤り
が発生する。これにより、制御記憶誤りフリップフロッ
プ（Ｆ／Ｆ）５によって誤りが検出される。
不正パターンは容易に作成が可能であるため、制御記憶
部（ａｓ）ｉから読出した制御プログラム情報２の各々
のビットごとに、又は、それらの組み合わせた誤りが発
生した時と同等の不正パターンを、あらかじめ第４図（
ａ）に示す診断パターン領域に格納して置き診断を行う
ことができる。
部（ａｓ）ｉから読出した制御プログラム情報２の各々
のビットごとに、又は、それらの組み合わせた誤りが発
生した時と同等の不正パターンを、あらかじめ第４図（
ａ）に示す診断パターン領域に格納して置き診断を行う
ことができる。
なお、上記実施例では、制御記憶部（Ｃ８）１に読出し
専用記憶素子を採用した場合について説明したが、書換
え可能な記憶素子を用い、診断の実行に先立って、制御
記憶部（Ｃ８）１の空き領域又は制御プログラム領域の
一部に診断パターンを導入し、制御プログラムの実行を
診断パターンに分岐させて診断を行っても良く、上記実
施例と同様の効果を奏する。
専用記憶素子を採用した場合について説明したが、書換
え可能な記憶素子を用い、診断の実行に先立って、制御
記憶部（Ｃ８）１の空き領域又は制御プログラム領域の
一部に診断パターンを導入し、制御プログラムの実行を
診断パターンに分岐させて診断を行っても良く、上記実
施例と同様の効果を奏する。
この発明は以上説明した様に、制御記憶誤り検出回路の
診断のために、制御記憶部の空き領域の一部に、診断に
使用する診断パターンをあらかじめ格納して置く構成と
したので、冗長な診断回路を一切必要とせず、また、こ
の種の従来の診断方式で全くむだな部分であった制御記
憶部の空き領域を、機器の正常動作を保証する診断手段
として有効に活用することができるから、プログラム制
御方式による電子機器の診断機能を、安価に、かつ高信
頼度で実現することができるという優れた効果を奏する
ものである。
診断のために、制御記憶部の空き領域の一部に、診断に
使用する診断パターンをあらかじめ格納して置く構成と
したので、冗長な診断回路を一切必要とせず、また、こ
の種の従来の診断方式で全くむだな部分であった制御記
憶部の空き領域を、機器の正常動作を保証する診断手段
として有効に活用することができるから、プログラム制
御方式による電子機器の診断機能を、安価に、かつ高信
頼度で実現することができるという優れた効果を奏する
ものである。
第１図は従来の制御記憶誤り検出回路の診断方式を示す
論理構成図、第２図（ａ）及び（ｂ）は、第１図の制御
記憶誤り検出回路の診断方式を実施した場合の制御記憶
領域区分図及び誤り検出回路診断フローチャート図、第
３図はこの発明の一実施例である制御記憶誤り検出回路
の診断方式を示す論理構成図、第４図（ＩＬ）及び（ｂ
）は、第３図の制御記憶誤り検出回路の診断方式を実施
した場合の制御記憶領域区分図及び誤り検出回路診断フ
ローチャート図である。 図において、１・・・制御記憶部（ＣＳ ）、２・・・
制御プログラム情報、３・・・パリティ情報、４・・・
誤り検出回路（ＰＣ）、５・・・制御記憶誤りフリップ
フロップ（Ｆ／Ｆ）、６・・・制御記憶誤り診断モード
フリップフロップ（Ｆ／Ｆ）、７・・・排他的論理和回
路（ＥＸ−ＯＲ）である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 （ａ） 第２図 （ｂ） 第３図 第４図 （ａ）
論理構成図、第２図（ａ）及び（ｂ）は、第１図の制御
記憶誤り検出回路の診断方式を実施した場合の制御記憶
領域区分図及び誤り検出回路診断フローチャート図、第
３図はこの発明の一実施例である制御記憶誤り検出回路
の診断方式を示す論理構成図、第４図（ＩＬ）及び（ｂ
）は、第３図の制御記憶誤り検出回路の診断方式を実施
した場合の制御記憶領域区分図及び誤り検出回路診断フ
ローチャート図である。 図において、１・・・制御記憶部（ＣＳ ）、２・・・
制御プログラム情報、３・・・パリティ情報、４・・・
誤り検出回路（ＰＣ）、５・・・制御記憶誤りフリップ
フロップ（Ｆ／Ｆ）、６・・・制御記憶誤り診断モード
フリップフロップ（Ｆ／Ｆ）、７・・・排他的論理和回
路（ＥＸ−ＯＲ）である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 （ａ） 第２図 （ｂ） 第３図 第４図 （ａ）
Claims (1)
- 制御記憶読出し情報の誤り検出回路を備えるプログラム
制御方式の機器において、前記制御記憶読出し情報の誤
り検出回路が正常であることを確認するため、あらかじ
め制御記憶部の一部に不正な情報を格納して置き、前記
制御記憶読出し情報の誤り検出回路が正常であるか否か
の診断を行う場合、前記制御記憶部の不正な情報を格納
した領域の読出しを行わせることにより、前記制御記憶
読出し情報の誤り検出回路の正当性を診断する様にして
成ることを特徴とする制御記憶誤り検出回路の診断方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081956A JPS59206951A (ja) | 1983-05-11 | 1983-05-11 | 制御記憶誤り検出回路の診断方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081956A JPS59206951A (ja) | 1983-05-11 | 1983-05-11 | 制御記憶誤り検出回路の診断方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59206951A true JPS59206951A (ja) | 1984-11-22 |
Family
ID=13760949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081956A Pending JPS59206951A (ja) | 1983-05-11 | 1983-05-11 | 制御記憶誤り検出回路の診断方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206951A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
| WO2016042751A1 (ja) * | 2014-09-16 | 2016-03-24 | 株式会社デンソー | メモリ診断回路 |
| JP2016066344A (ja) * | 2014-09-16 | 2016-04-28 | 株式会社デンソー | メモリ診断回路 |
-
1983
- 1983-05-11 JP JP58081956A patent/JPS59206951A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129600A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 誤り検出・訂正回路付半導体記憶装置 |
| WO2016042751A1 (ja) * | 2014-09-16 | 2016-03-24 | 株式会社デンソー | メモリ診断回路 |
| JP2016066344A (ja) * | 2014-09-16 | 2016-04-28 | 株式会社デンソー | メモリ診断回路 |
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