JPS60233743A - 計算機システムの異常検出回路 - Google Patents
計算機システムの異常検出回路Info
- Publication number
- JPS60233743A JPS60233743A JP59088492A JP8849284A JPS60233743A JP S60233743 A JPS60233743 A JP S60233743A JP 59088492 A JP59088492 A JP 59088492A JP 8849284 A JP8849284 A JP 8849284A JP S60233743 A JPS60233743 A JP S60233743A
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- JP
- Japan
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- fault
- case
- timer
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、計算機システムの異常を検出する検出回路
に関する。
に関する。
第１図はかかる異常検出回路の従来例を示すブロック図
であり １はマイクロプロセッサシステムの如き計算機
システム、２はタイマ（ウォッチ・ドッグ・タイマ）で
ある。また、第１Ａ図は第１図の動作を説明するための
波形図である。
であり １はマイクロプロセッサシステムの如き計算機
システム、２はタイマ（ウォッチ・ドッグ・タイマ）で
ある。また、第１Ａ図は第１図の動作を説明するための
波形図である。
すなわち、プロセッサシステム１からは、第１Ａ図（イ
）の如きタイマクリア信号ＴＣを所定の周期をもって発
生するよ５にしておくことにより、システムが正常に動
作している限りは、タイマ２はタイムアツプする前にタ
イマクリア信号ＴＣによりクリアされて異常信号Ｆは発
生しないが、システムに異常が発生すると、タイマクリ
ア信号ＴＣが定められた周期で与えられな（なることか
ら（第１Ａ図（イ）の点線参照）、第１Ａ図（ハ）の如
（異常信号Ｆが発生し、これによって異常を検出するこ
とができる。なお、第１Ａ図（ロ）は、タイマ２のカウ
ント動作を示す波形図である。
）の如きタイマクリア信号ＴＣを所定の周期をもって発
生するよ５にしておくことにより、システムが正常に動
作している限りは、タイマ２はタイムアツプする前にタ
イマクリア信号ＴＣによりクリアされて異常信号Ｆは発
生しないが、システムに異常が発生すると、タイマクリ
ア信号ＴＣが定められた周期で与えられな（なることか
ら（第１Ａ図（イ）の点線参照）、第１Ａ図（ハ）の如
（異常信号Ｆが発生し、これによって異常を検出するこ
とができる。なお、第１Ａ図（ロ）は、タイマ２のカウ
ント動作を示す波形図である。
しかしながら、このような回路においては、異常の検出
までに一定の時間を要するとい５難点があるばかりでな
く、異常が生じているときにもタイマクリア信号が発生
する場合があり、したがって、その種の異常を検出する
ことができないという欠点がある。
までに一定の時間を要するとい５難点があるばかりでな
く、異常が生じているときにもタイマクリア信号が発生
する場合があり、したがって、その種の異常を検出する
ことができないという欠点がある。
第２図は異常検出回路の他の従来例を示すブロック図で
ある。同図において、３はパリティ発生回路、４〜７は
メモリまたは入出力（Ｉｌｏ）デバイス、８はパリティ
チェック回路、１０はプロセッサである。
ある。同図において、３はパリティ発生回路、４〜７は
メモリまたは入出力（Ｉｌｏ）デバイス、８はパリティ
チェック回路、１０はプロセッサである。
すなわち、パリティ発生回路３は、メモリまたはＩ１０
デバイス４〜７にデータを書込む場合は、データの内容
に応じてパリティビット（通常１〜２ビツト）を生成し
、データに所定のパリティビットを付して書込みを行な
５゜一方、データを読出す場合は、パリティチェック回
路８によって読出されたデータのパリティチェックを行
ない、その結果、異常ならば異常信号Ｆを発生する。
デバイス４〜７にデータを書込む場合は、データの内容
に応じてパリティビット（通常１〜２ビツト）を生成し
、データに所定のパリティビットを付して書込みを行な
５゜一方、データを読出す場合は、パリティチェック回
路８によって読出されたデータのパリティチェックを行
ない、その結果、異常ならば異常信号Ｆを発生する。
しかしながら、このような回路ではパリティビットとそ
の発生回路とが必要となり、コスト高になるという欠点
を有している。
の発生回路とが必要となり、コスト高になるという欠点
を有している。
〔発明の目的〕
この発明はかかる事情のもとになされたもので、簡単な
回路で計算機システムの異常を効果的に検出し５るよう
にして、システムの信頼性をより一層向上させることを
目的とする。
回路で計算機システムの異常を効果的に検出し５るよう
にして、システムの信頼性をより一層向上させることを
目的とする。
メモリおよび入出力装置の各アドレス空間が固定または
半固定化されている計算機システムでは、計算機から出
されるアドレス情報を監視することによってアクセス可
能であるか否かがわかるので、このアドレス情報を計算
機の動作サイクルに応じて調べることにより、異常を検
出するよ５にしたもので、さらに、このような検出方式
に第１図の如きウォッチ・ドッグ・タイマ機能や、ソフ
トウ゛エア割込み機能等を付加することにより、種々の
異常に対処し得るようにし、その信頼性をより一層向上
させるようにしたものである。
半固定化されている計算機システムでは、計算機から出
されるアドレス情報を監視することによってアクセス可
能であるか否かがわかるので、このアドレス情報を計算
機の動作サイクルに応じて調べることにより、異常を検
出するよ５にしたもので、さらに、このような検出方式
に第１図の如きウォッチ・ドッグ・タイマ機能や、ソフ
トウ゛エア割込み機能等を付加することにより、種々の
異常に対処し得るようにし、その信頼性をより一層向上
させるようにしたものである。
第３図はこの発明の実施例を示すブロック図、第４図は
信号ｓｏ、ｓｉと計算機動作サイクルとの関係を示す波
形図、第５図はメモリおよびＩ１０デバイスの各アドレ
ス空間を説明するための説明図、第６図はプログラノ・
格納空間を説明するための説明図である。
信号ｓｏ、ｓｉと計算機動作サイクルとの関係を示す波
形図、第５図はメモリおよびＩ１０デバイスの各アドレ
ス空間を説明するための説明図、第６図はプログラノ・
格納空間を説明するための説明図である。
第３図において、１はプロセッサシステム、２はタイマ
、１１は異常検出回路、ＯＲはオアゲートである。プロ
セッサシステム１からは、第４図（イ）、（ロ）の如き
信号Ｓ０，８１が出力され、これによって、プロセッサ
がどのマシンサイクルにあるかを知ることができる。例
えば、第４図の場合は、ＣＦ ＋ ＣＲｙ ｃｗおよび
ｃＨによってそれぞれフェッチ（ｆｅｔｃｈ）サイクル
、リード（Ｒｅａｄ）サイクル、ライト（Ｗｒｉｔｅ
）サイクルおよびホルト（Ｈａｌｔ）サイクルが表わさ
れている。したがって、メモリおよびＩｌｏの各アドレ
ス空間が、例えば第５図（Ａ）、（Ｂ）の如く固定的に
割り当てられているものとすると（ＳＰＩ〜ＳＰ９参照
）、異常検出回路１１はプロセッサシステム１から与え
られるアドレス情報ＡＤと、同じくシステムのサイクル
状態を表わす信号ＳＯ，Ｓｌとによって、以下の如く異
常の検出を行なう。
、１１は異常検出回路、ＯＲはオアゲートである。プロ
セッサシステム１からは、第４図（イ）、（ロ）の如き
信号Ｓ０，８１が出力され、これによって、プロセッサ
がどのマシンサイクルにあるかを知ることができる。例
えば、第４図の場合は、ＣＦ ＋ ＣＲｙ ｃｗおよび
ｃＨによってそれぞれフェッチ（ｆｅｔｃｈ）サイクル
、リード（Ｒｅａｄ）サイクル、ライト（Ｗｒｉｔｅ
）サイクルおよびホルト（Ｈａｌｔ）サイクルが表わさ
れている。したがって、メモリおよびＩｌｏの各アドレ
ス空間が、例えば第５図（Ａ）、（Ｂ）の如く固定的に
割り当てられているものとすると（ＳＰＩ〜ＳＰ９参照
）、異常検出回路１１はプロセッサシステム１から与え
られるアドレス情報ＡＤと、同じくシステムのサイクル
状態を表わす信号ＳＯ，Ｓｌとによって、以下の如く異
常の検出を行なう。
まず、信号ＳＯ，Ｓｌによってリードサイクルか、ライ
トサイクルか、あるいはフェッチサイクルかの識別を行
なうとともに、アドレス信号ＡＤについてそれがリード
可能空間（ＳＦ３）を表わすのか、ライト可能空間（Ｓ
Ｆ３）を表わすのか、あるい紘フェッチ可能空間（ＳＰ
Ｉ）を表わすのか等を判別する。その結果、 ａ）リード可能空間以外からリードする。
トサイクルか、あるいはフェッチサイクルかの識別を行
なうとともに、アドレス信号ＡＤについてそれがリード
可能空間（ＳＦ３）を表わすのか、ライト可能空間（Ｓ
Ｆ３）を表わすのか、あるい紘フェッチ可能空間（ＳＰ
Ｉ）を表わすのか等を判別する。その結果、 ａ）リード可能空間以外からリードする。
ｂ）ライト可能空間以外にライトする。
Ｃ）フェッチ可能空間以外からフェッチする。
ｄ）未知用空間をアクセスする。
の各場合に異常とし、そのことを表わす信号Ｆをオアゲ
ー）ＯＲを介して出方する。例えば、フェッチサイクル
、リードサイクルまたはライトサイクルであることを示
す信号をそれぞれＡ、ＢまたはＣとし、プログラム格納
空間アドレス、ＩＮ領域（リード専用）アドレス、ＯＵ
Ｔ領域（ライト専用）アドレスまたは未使用空間アドレ
スであることを表わす信号をそれぞれり、Ｅ、Ｇまたは
Ｈとすると、上記ａ）〜ｄ）の各論理式は、ａ）ＡＡ五 ｂ）ＣＡＥ ｃ）ＢＡＧ ｄ）（（ＡＶＢＶＣ）△Ｈ） の如く表わされる。なお、Ｄはプログラム格納空間以外
の空間を弐わしており、（△）は論理積操作をすること
を、また、（）は論理和操作をすることを表わしている
。このようにして、異常検出回路１１は、プロセッサシ
ステム１から与えられるサイクル状態信号ｓｏ、ｓｉと
アドレス情報ＡＤとから上述の如き論理演算をすること
によって、異常検出を行なうことができる。
ー）ＯＲを介して出方する。例えば、フェッチサイクル
、リードサイクルまたはライトサイクルであることを示
す信号をそれぞれＡ、ＢまたはＣとし、プログラム格納
空間アドレス、ＩＮ領域（リード専用）アドレス、ＯＵ
Ｔ領域（ライト専用）アドレスまたは未使用空間アドレ
スであることを表わす信号をそれぞれり、Ｅ、Ｇまたは
Ｈとすると、上記ａ）〜ｄ）の各論理式は、ａ）ＡＡ五 ｂ）ＣＡＥ ｃ）ＢＡＧ ｄ）（（ＡＶＢＶＣ）△Ｈ） の如く表わされる。なお、Ｄはプログラム格納空間以外
の空間を弐わしており、（△）は論理積操作をすること
を、また、（）は論理和操作をすることを表わしている
。このようにして、異常検出回路１１は、プロセッサシ
ステム１から与えられるサイクル状態信号ｓｏ、ｓｉと
アドレス情報ＡＤとから上述の如き論理演算をすること
によって、異常検出を行なうことができる。
なお、第３図には、第１図と同様のタイマ２が設けられ
ており、このタイマ出力と異常検出回路出力とがオアゲ
ー）ＯＲに導かれているので、一方で検出し得ない異常
を他方でカバーすることが可能となり、信頼性が向上す
るものである。なお、検出信号Ｆは、所定の端子を介し
てプロセッサに与えられるので、プロセッサではこれに
もとづいて異常処理を行なう一方、外部には警報信号と
して出力される。
ており、このタイマ出力と異常検出回路出力とがオアゲ
ー）ＯＲに導かれているので、一方で検出し得ない異常
を他方でカバーすることが可能となり、信頼性が向上す
るものである。なお、検出信号Ｆは、所定の端子を介し
てプロセッサに与えられるので、プロセッサではこれに
もとづいて異常処理を行なう一方、外部には警報信号と
して出力される。
また、第６図に示される如く、プログラム格納空間に空
き領域がある場合には、例えば、と〜にリスタート命令
（Ｒ８Ｔｎ）ｔ−挿入しておくことにより、プログラム
格納空間外の空き領域がアクセスされたときは、直ちに
ソフトウェア割込みとなってリスタート命令が実行され
るようにすることができる。したがって、かかる機能を
さらに付加することによって、システムの信頼性をより
一層向上させることが可能となる。
き領域がある場合には、例えば、と〜にリスタート命令
（Ｒ８Ｔｎ）ｔ−挿入しておくことにより、プログラム
格納空間外の空き領域がアクセスされたときは、直ちに
ソフトウェア割込みとなってリスタート命令が実行され
るようにすることができる。したがって、かかる機能を
さらに付加することによって、システムの信頼性をより
一層向上させることが可能となる。
この発明によれば、プロセッサシステムに固有の状態を
考慮することにより、種々の異常状態を簡単な構成で確
実に検出することができるので、システムの信頼性が著
しく向上する利点がもたらされるものである。
考慮することにより、種々の異常状態を簡単な構成で確
実に検出することができるので、システムの信頼性が著
しく向上する利点がもたらされるものである。
第１図は異常検出回路の従来例を示すブロック図、第１
Ａ図はその動作を説明するための波形図、第２図は異常
検出回路の他の従来例を示すブロック図、第３図はこの
発明の実施例を示すブロック図、第４図は信号８０．８
１と計算機動作サイクルとの関係を示す波形図、第５図
はメモリおよびＩ１０デバイスの各アドレス空間を説明
するための説明図、第６図はプログラム格納空間を説明
するための説明図である。 符号説明 １・・・・・・プロセッサシステム、２・・・・・・タ
イマ、３・・・・・・パリティ発生回路、４〜７・・・
・・・メモリまたはＩ１０デバイス、８・・・・・・パ
リティチェック回路、１０・・・・・・プロセッサ、１
１・・・・・・異常検出回路代理人 弁理士 並 木
昭 夫 代理人 弁理士松 崎 清 第１図 第１Ａ図 第２図 第３図 １ Ｗ４図 第５図 第６図
Ａ図はその動作を説明するための波形図、第２図は異常
検出回路の他の従来例を示すブロック図、第３図はこの
発明の実施例を示すブロック図、第４図は信号８０．８
１と計算機動作サイクルとの関係を示す波形図、第５図
はメモリおよびＩ１０デバイスの各アドレス空間を説明
するための説明図、第６図はプログラム格納空間を説明
するための説明図である。 符号説明 １・・・・・・プロセッサシステム、２・・・・・・タ
イマ、３・・・・・・パリティ発生回路、４〜７・・・
・・・メモリまたはＩ１０デバイス、８・・・・・・パ
リティチェック回路、１０・・・・・・プロセッサ、１
１・・・・・・異常検出回路代理人 弁理士 並 木
昭 夫 代理人 弁理士松 崎 清 第１図 第１Ａ図 第２図 第３図 １ Ｗ４図 第５図 第６図
Claims (1)
- メモリおよび入出力装置の各アドレス空間が固定または
半固定化されてなる計算機システムにおいて、計算機か
ら出力されるアドレス情報と計算機のサイクル状態を表
わす信号とにもとづいて所定の論理演算をすることによ
りシステムの異常を検出する検出手段と、計算機の動作
を時限監視する監視手段とを設け、これら両手段の少な
くとも一方の出力にもとづいて異常検出を行なうことを
特徴とする計算機システムの異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59088492A JPS60233743A (ja) | 1984-05-04 | 1984-05-04 | 計算機システムの異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59088492A JPS60233743A (ja) | 1984-05-04 | 1984-05-04 | 計算機システムの異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60233743A true JPS60233743A (ja) | 1985-11-20 |
Family
ID=13944306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59088492A Pending JPS60233743A (ja) | 1984-05-04 | 1984-05-04 | 計算機システムの異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60233743A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202642A (ja) * | 1989-02-01 | 1990-08-10 | Toshiba Corp | プログラム動作監視装置 |
| JPH03144744A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH03204064A (ja) * | 1989-12-29 | 1991-09-05 | Koufu Nippon Denki Kk | 情報処理装置 |
-
1984
- 1984-05-04 JP JP59088492A patent/JPS60233743A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02202642A (ja) * | 1989-02-01 | 1990-08-10 | Toshiba Corp | プログラム動作監視装置 |
| JPH03144744A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH03204064A (ja) * | 1989-12-29 | 1991-09-05 | Koufu Nippon Denki Kk | 情報処理装置 |
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