JPH0713806A - マイクロプロセッサのバストレース装置 - Google Patents
マイクロプロセッサのバストレース装置Info
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- JPH0713806A JPH0713806A JP5150015A JP15001593A JPH0713806A JP H0713806 A JPH0713806 A JP H0713806A JP 5150015 A JP5150015 A JP 5150015A JP 15001593 A JP15001593 A JP 15001593A JP H0713806 A JPH0713806 A JP H0713806A
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- Japan
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- bus
- microprocessor
- signal
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Abstract
(57)【要約】
【目的】 マイクロプロセッサのバスをトレースするこ
とによりプログラムのデバッグを行うバストレース装置
において、必要情報のみをトレースメモリに記憶するこ
とによりトレースメモリを有効に使用する。 【構成】 プロセッサ状態検出回路１は、マイクロプロ
セッサ３が出力するプロセッサの状態を示す信号（読み
書き信号，割り込み状態信号等）を監視し、状態設定レ
ジスタ１−１に予め設定していた値と一致したときのみ
バストレース回路２にトレース指示を出す。バストレー
ス回路２は、トレース指示を受けたときのみバス７の状
態をトレースメモリ２−２に書き込む。これにより、プ
ロセッサの特定状態のときのみトレースメモリ２−２に
バス７の状態が記録され、トレースメモリ２−２を有効
に使用することが可能となる。
とによりプログラムのデバッグを行うバストレース装置
において、必要情報のみをトレースメモリに記憶するこ
とによりトレースメモリを有効に使用する。 【構成】 プロセッサ状態検出回路１は、マイクロプロ
セッサ３が出力するプロセッサの状態を示す信号（読み
書き信号，割り込み状態信号等）を監視し、状態設定レ
ジスタ１−１に予め設定していた値と一致したときのみ
バストレース回路２にトレース指示を出す。バストレー
ス回路２は、トレース指示を受けたときのみバス７の状
態をトレースメモリ２−２に書き込む。これにより、プ
ロセッサの特定状態のときのみトレースメモリ２−２に
バス７の状態が記録され、トレースメモリ２−２を有効
に使用することが可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
走行状態をバスをトレースしトレースメモリに記憶させ
ることにより観測し、プロセッサのデバッグを行うマイ
クロプロセッサのバストレース装置に関する。
走行状態をバスをトレースしトレースメモリに記憶させ
ることにより観測し、プロセッサのデバッグを行うマイ
クロプロセッサのバストレース装置に関する。
【０００２】
【従来の技術】従来、この種のバストレース装置は、図
４に示すように、ブレークポイントレジスタ２−１と、
トレースメモリ２−２とを内部に備えるバストレース回
路２とを有していた。このバストレース装置では、マイ
クロプロセッサ３に入力される信号と出力される信号
を、ブレークポイントレジスタ２−１に設定されたアド
レスまでトレースメモリ２−２に逐次記憶する方式であ
った。トレースメモリ２−２は、その容量が一杯になる
とサイクリックに書き込みを行い、常に最新のトレース
状態を保持している。プログラムのデバッグは、トレー
スメモリ２−２に蓄えられたプロセッサへの入出力情報
を解析し、プロセッサがどのような動きを行っているか
を見ることにより行う。
４に示すように、ブレークポイントレジスタ２−１と、
トレースメモリ２−２とを内部に備えるバストレース回
路２とを有していた。このバストレース装置では、マイ
クロプロセッサ３に入力される信号と出力される信号
を、ブレークポイントレジスタ２−１に設定されたアド
レスまでトレースメモリ２−２に逐次記憶する方式であ
った。トレースメモリ２−２は、その容量が一杯になる
とサイクリックに書き込みを行い、常に最新のトレース
状態を保持している。プログラムのデバッグは、トレー
スメモリ２−２に蓄えられたプロセッサへの入出力情報
を解析し、プロセッサがどのような動きを行っているか
を見ることにより行う。
【０００３】なお図４において、４は主記憶、５は周辺
装置、７はバスを示している。
装置、７はバスを示している。
【０００４】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサのバストレース装置では、バスの状態を全
て記録するために不必要な情報までトレースメモリ２−
２に記録されることになる。このため、トレースメモリ
２−２の容量が小さい場合、短い時間の情報しか残ら
ず、必要な部分のトレースがとれないことがあるという
欠点がある。またトレースメモリ２−２の容量を大きく
するとそれだけ多くの情報を残すことができるが、その
分コストが高くなり不必要な情報も多く残るという欠点
があった。
ロプロセッサのバストレース装置では、バスの状態を全
て記録するために不必要な情報までトレースメモリ２−
２に記録されることになる。このため、トレースメモリ
２−２の容量が小さい場合、短い時間の情報しか残ら
ず、必要な部分のトレースがとれないことがあるという
欠点がある。またトレースメモリ２−２の容量を大きく
するとそれだけ多くの情報を残すことができるが、その
分コストが高くなり不必要な情報も多く残るという欠点
があった。
【０００５】本発明の目的は、このような欠点を除去し
たバストレース装置を提供することにある。
たバストレース装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明のマイクロプロセ
ッサのバストレース装置は、マイクロプロセッサを有し
バスをトレースすることによりプログラムのデバッグを
行う装置において、マイクロプロセッサから出力される
プロセッサ状態信号を監視し、予め設定された値と前記
プロセッサ状態信号とが一致した場合のみトレース指示
を行うプロセッサ状態検出回路と、前記トレース指示を
受けると指定されたアドレスまでバストレースを行うバ
ストレース回路とを有することを特徴とする。
ッサのバストレース装置は、マイクロプロセッサを有し
バスをトレースすることによりプログラムのデバッグを
行う装置において、マイクロプロセッサから出力される
プロセッサ状態信号を監視し、予め設定された値と前記
プロセッサ状態信号とが一致した場合のみトレース指示
を行うプロセッサ状態検出回路と、前記トレース指示を
受けると指定されたアドレスまでバストレースを行うバ
ストレース回路とを有することを特徴とする。
【０００７】また本発明のマイクロプロセッサのバスト
レース装置は、マイクロプロセッサを有しバスをトレー
スすることによりプログラムのデバッグを行う装置にお
いて、マイクロプロセッサから出力されるＩ／Ｏ信号を
監視し、Ｉ／Ｏ信号がオンに設定されている時は、マイ
クロプロセッサがＩ／Ｏ信号を出力したときのみトレー
ス指示を出し、Ｉ／Ｏ信号がオフに設定されている時
は、マイクロプロセッサがＩ／Ｏ信号を出力していない
ときのみトレース指示を出すプロセッサ状態検出回路
と、前記トレース指示を受けると指定されたアドレスま
でバストレースを行うバストレース回路とを有すること
を特徴とする。
レース装置は、マイクロプロセッサを有しバスをトレー
スすることによりプログラムのデバッグを行う装置にお
いて、マイクロプロセッサから出力されるＩ／Ｏ信号を
監視し、Ｉ／Ｏ信号がオンに設定されている時は、マイ
クロプロセッサがＩ／Ｏ信号を出力したときのみトレー
ス指示を出し、Ｉ／Ｏ信号がオフに設定されている時
は、マイクロプロセッサがＩ／Ｏ信号を出力していない
ときのみトレース指示を出すプロセッサ状態検出回路
と、前記トレース指示を受けると指定されたアドレスま
でバストレースを行うバストレース回路とを有すること
を特徴とする。
【０００８】さらに本発明のマイクロプロセッサのバス
トレース装置は、マイクロプロセッサを有しバスをトレ
ースすることによりプログラムのデバッグを行う装置に
おいて、マイクロプロセッサから出力されるスーパーバ
イザ／ユーザモード信号を監視し、スーパーバイザモー
ドがオンに設定されている時は、マイクロプロセッサが
スーパーバイザモードの時のみトレース指示を出し、ユ
ーザモード信号がオンに設定されている時は、マイクロ
プロセッサがユーザモード時のみトレース指示を出し、
スーパーバイザモードとユーザモードがともにオンに設
定されている時は、スーパーバイザモードもしくはユー
ザモード時にトレース指示を出すプロセッサ状態検出回
路と、前記トレース指示を受けると指定されたアドレス
までバストレースを行うバストレース回路とを有するこ
とを特徴とする。
トレース装置は、マイクロプロセッサを有しバスをトレ
ースすることによりプログラムのデバッグを行う装置に
おいて、マイクロプロセッサから出力されるスーパーバ
イザ／ユーザモード信号を監視し、スーパーバイザモー
ドがオンに設定されている時は、マイクロプロセッサが
スーパーバイザモードの時のみトレース指示を出し、ユ
ーザモード信号がオンに設定されている時は、マイクロ
プロセッサがユーザモード時のみトレース指示を出し、
スーパーバイザモードとユーザモードがともにオンに設
定されている時は、スーパーバイザモードもしくはユー
ザモード時にトレース指示を出すプロセッサ状態検出回
路と、前記トレース指示を受けると指定されたアドレス
までバストレースを行うバストレース回路とを有するこ
とを特徴とする。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１０】図１は、本発明のマイクロプロセッサのバ
ストレース装置の一実施例を示す構成図である。このバ
ストレース装置は、マイクロプロセッサ３から出力され
るプロセッサ状態信号を監視し予め設定された値とプロ
セッサ状態信号とが一致した場合のみトレース指示を行
うプロセッサ状態検出回路１と、トレース指示を受ける
と指定されたアドレスまでバストレースを行うバストレ
ース回路２とを備えている。
ストレース装置の一実施例を示す構成図である。このバ
ストレース装置は、マイクロプロセッサ３から出力され
るプロセッサ状態信号を監視し予め設定された値とプロ
セッサ状態信号とが一致した場合のみトレース指示を行
うプロセッサ状態検出回路１と、トレース指示を受ける
と指定されたアドレスまでバストレースを行うバストレ
ース回路２とを備えている。
【００１１】プロセッサ状態検出回路１は、状態設定レ
ジスタ１−１を有し、バストレース回路２は、図４に示
したバストレース回路と同様に、ブレークポイントレジ
スタ２−１およびトレースメモリ２−２を有している。
ジスタ１−１を有し、バストレース回路２は、図４に示
したバストレース回路と同様に、ブレークポイントレジ
スタ２−１およびトレースメモリ２−２を有している。
【００１２】なお図１において、４は主記憶、５は周辺
装置、７はバスを示している。
装置、７はバスを示している。
【００１３】次に、本実施例の動作を説明する。
【００１４】マイクロプロセッサ３は、主記憶４からプ
ログラムを読み込み、そのプログラムに従い主記憶４の
データを読み書きしたり、周辺装置５のレジスタを読み
書きしたりする。プロセッサ状態検出回路１には、マイ
クロプロセッサ３が出力する読み／書き信号，割り込み
状態信号，プログラムフェッチ信号等、マイクロプロセ
ッサ特有のプロセッサ状態信号６が入力されている。
ログラムを読み込み、そのプログラムに従い主記憶４の
データを読み書きしたり、周辺装置５のレジスタを読み
書きしたりする。プロセッサ状態検出回路１には、マイ
クロプロセッサ３が出力する読み／書き信号，割り込み
状態信号，プログラムフェッチ信号等、マイクロプロセ
ッサ特有のプロセッサ状態信号６が入力されている。
【００１５】プロセッサ状態検出回路１は、内部に複数
ビットの状態設定レジスタ１−１があり、予めトレース
したい状態をこの状態設定レジスタ１−１に設定してお
く。プロセッサ状態検出回路１は、プロセッサ状態信号
６と状態設定レジスタ１−１に設定された値とが一致し
たときのみ、バストレース回路２にトレース指示を出
す。
ビットの状態設定レジスタ１−１があり、予めトレース
したい状態をこの状態設定レジスタ１−１に設定してお
く。プロセッサ状態検出回路１は、プロセッサ状態信号
６と状態設定レジスタ１−１に設定された値とが一致し
たときのみ、バストレース回路２にトレース指示を出
す。
【００１６】バストレース回路２は、プロセッサ状態検
出回路１からトレース指示を受けたときのみ、トレース
メモリ２−２にマイクロプロセッサのバス７の状態を書
き込む。バストレース回路２では、トレースメモリ２−
２の先頭から逐次書き込みを行い、使いきったらまた先
頭から書き込みを行いサイクリックにトレースメモリ２
−２を使用する。
出回路１からトレース指示を受けたときのみ、トレース
メモリ２−２にマイクロプロセッサのバス７の状態を書
き込む。バストレース回路２では、トレースメモリ２−
２の先頭から逐次書き込みを行い、使いきったらまた先
頭から書き込みを行いサイクリックにトレースメモリ２
−２を使用する。
【００１７】図２は、本発明の他の実施例を示す図であ
る。本実施例のバストレース装置の構成は、図１の構成
と同じであるが、プロセッサ状態検出回路１にはマイク
ロプロセッサ３からＩ／Ｏ信号８が入力される点が異な
っている。
る。本実施例のバストレース装置の構成は、図１の構成
と同じであるが、プロセッサ状態検出回路１にはマイク
ロプロセッサ３からＩ／Ｏ信号８が入力される点が異な
っている。
【００１８】次に、本実施例の動作を説明する。
【００１９】プロセッサ状態検出回路１には、マイクロ
プロセッサ３が出力するＩ／Ｏ信号８が入力されてい
る。このＩ／Ｏ信号８は、マイクロプロセッサ３が周辺
Ｉ／Ｏをアクセスする時に出力される信号である。プロ
セッサ状態検出回路１の状態設定レジスタ１−１には、
Ｉ／Ｏ信号８がオンの時かオフの時かを示す１ビットの
レジスタがあり、予めトレースしたい状態をこの状態設
定レジスタ１−１に設定しておく。
プロセッサ３が出力するＩ／Ｏ信号８が入力されてい
る。このＩ／Ｏ信号８は、マイクロプロセッサ３が周辺
Ｉ／Ｏをアクセスする時に出力される信号である。プロ
セッサ状態検出回路１の状態設定レジスタ１−１には、
Ｉ／Ｏ信号８がオンの時かオフの時かを示す１ビットの
レジスタがあり、予めトレースしたい状態をこの状態設
定レジスタ１−１に設定しておく。
【００２０】Ｉ／Ｏ信号がオンに設定されている時は、
プロセッサ状態検出回路１は、マイクロプロセッサ３が
Ｉ／Ｏ信号８を出力したときのみバストレース回路２に
トレース指示を出す。Ｉ／Ｏ信号がオフに設定されてい
る時は、プロセッサ状態検出回路１は、マイクロプロセ
ッサ３がＩ／Ｏ信号８を出力していないときのみバスト
レース回路２にトレース指示を出す。
プロセッサ状態検出回路１は、マイクロプロセッサ３が
Ｉ／Ｏ信号８を出力したときのみバストレース回路２に
トレース指示を出す。Ｉ／Ｏ信号がオフに設定されてい
る時は、プロセッサ状態検出回路１は、マイクロプロセ
ッサ３がＩ／Ｏ信号８を出力していないときのみバスト
レース回路２にトレース指示を出す。
【００２１】図３は、本発明のさらに他の実施例を示す
図である。本実施例のバストレース装置の構成は、図１
の構成と同じであるが、プロセッサ状態検出回路１には
マイクロプロセッサ３からスーパーバイザ／ユーザモー
ド信号９が入力される点が異なっている。
図である。本実施例のバストレース装置の構成は、図１
の構成と同じであるが、プロセッサ状態検出回路１には
マイクロプロセッサ３からスーパーバイザ／ユーザモー
ド信号９が入力される点が異なっている。
【００２２】次に、本実施例の動作を説明する。
【００２３】プロセッサ状態検出回路１には、マイクロ
プロセッサ３が出力するスーパーバイザ／ユーザモード
信号９が入力されている。このスーパーバイザ／ユーザ
モード信号９は、マイクロプロセッサ３がスーパーバイ
ザモードで動作しているか、ユーザモードで動作してい
るかを示す信号である。
プロセッサ３が出力するスーパーバイザ／ユーザモード
信号９が入力されている。このスーパーバイザ／ユーザ
モード信号９は、マイクロプロセッサ３がスーパーバイ
ザモードで動作しているか、ユーザモードで動作してい
るかを示す信号である。
【００２４】プロセッサ状態検出回路１の状態設定レジ
スタ１−１には、スーパーバイザモードかユーザモード
かを区別する２ビットのレジスタがあり、予めトレース
したい状態をこの状態設定レジスタ１−１に設定してお
く。
スタ１−１には、スーパーバイザモードかユーザモード
かを区別する２ビットのレジスタがあり、予めトレース
したい状態をこの状態設定レジスタ１−１に設定してお
く。
【００２５】スーパーバイザモードがオンに設定されて
いる時は、プロセッサ状態検出回路１は、マイクロプロ
セッサ３がスーパーバイザモードの時のみバストレース
回路２にトレース指示を出す。ユーザモード信号がオン
に設定されている時は、プロセッサ状態検出回路１は、
マイクロプロセッサ３がユーザモード時のみバストレー
ス回路２にトレース指示を出す。スーパーバイザモード
とユーザモードがともにオンに設定されている時は、プ
ロセッサ状態検出回路１は、スーパーバイザモードもし
くはユーザモード時バストレース回路２にトレース指示
を出す。
いる時は、プロセッサ状態検出回路１は、マイクロプロ
セッサ３がスーパーバイザモードの時のみバストレース
回路２にトレース指示を出す。ユーザモード信号がオン
に設定されている時は、プロセッサ状態検出回路１は、
マイクロプロセッサ３がユーザモード時のみバストレー
ス回路２にトレース指示を出す。スーパーバイザモード
とユーザモードがともにオンに設定されている時は、プ
ロセッサ状態検出回路１は、スーパーバイザモードもし
くはユーザモード時バストレース回路２にトレース指示
を出す。
【００２６】
【発明の効果】以上説明したように本発明のマイクロプ
ロセッサのバストレース装置では、マイクロプロセッサ
の状態を監視しトレース指示を出すプロセッサ状態検出
回路を設けることにより、マイクロプロセッサの特定の
状態の時のみトレースを行うことが可能となり、不必要
な情報をトレースメモリに残すことなくトレースメモリ
を有効に利用することができる。
ロセッサのバストレース装置では、マイクロプロセッサ
の状態を監視しトレース指示を出すプロセッサ状態検出
回路を設けることにより、マイクロプロセッサの特定の
状態の時のみトレースを行うことが可能となり、不必要
な情報をトレースメモリに残すことなくトレースメモリ
を有効に利用することができる。
【図１】本発明のマイクロプロセッサのバストレース装
置の一実施例を示す構成図である。
置の一実施例を示す構成図である。
【図２】他の実施例を示す構成図である。
【図３】さらに他の実施例を示す構成図である。
【図４】従来のマイクロプロセッサのバストレース装置
の構成図である。
の構成図である。
１ プロセッサ状態検出回路 １−１ 状態設定レジスタ ２ バストレース回路 ２−１ ブレークポイントレジスタ ２−２ トレースメモリ ３ マイクロプロセッサ ４ 主記憶 ５ 周辺装置 ６ プロセッサ状態信号 ７ バス ８ Ｉ／Ｏ信号 ９ スーパーバイザ／ユーザモード信号
Claims (3)
- 【請求項１】マイクロプロセッサを有しバスをトレース
することによりプログラムのデバッグを行う装置におい
て、 マイクロプロセッサから出力されるプロセッサ状態信号
を監視し、予め設定された値と前記プロセッサ状態信号
とが一致した場合のみトレース指示を行うプロセッサ状
態検出回路と、 前記トレース指示を受けると指定されたアドレスまでバ
ストレースを行うバストレース回路とを有することを特
徴とするマイクロプロセッサのバストレース装置。 - 【請求項２】マイクロプロセッサを有しバスをトレース
することによりプログラムのデバッグを行う装置におい
て、 マイクロプロセッサから出力されるＩ／Ｏ信号を監視
し、Ｉ／Ｏ信号がオンに設定されている時は、マイクロ
プロセッサがＩ／Ｏ信号を出力したときのみトレース指
示を出し、Ｉ／Ｏ信号がオフに設定されている時は、マ
イクロプロセッサがＩ／Ｏ信号を出力していないときの
みトレース指示を出すプロセッサ状態検出回路と、 前記トレース指示を受けると指定されたアドレスまでバ
ストレースを行うバストレース回路とを有することを特
徴とするマイクロプロセッサのバストレース装置。 - 【請求項３】マイクロプロセッサを有しバスをトレース
することによりプログラムのデバッグを行う装置におい
て、 マイクロプロセッサから出力されるスーパーバイザ／ユ
ーザモード信号を監視し、スーパーバイザモードがオン
に設定されている時は、マイクロプロセッサがスーパー
バイザモードの時のみトレース指示を出し、ユーザモー
ド信号がオンに設定されている時は、マイクロプロセッ
サがユーザモード時のみトレース指示を出し、スーパー
バイザモードとユーザモードがともにオンに設定されて
いる時は、スーパーバイザモードもしくはユーザモード
時にトレース指示を出すプロセッサ状態検出回路と、 前記トレース指示を受けると指定されたアドレスまでバ
ストレースを行うバストレース回路とを有することを特
徴とするマイクロプロセッサのバストレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150015A JPH0713806A (ja) | 1993-06-22 | 1993-06-22 | マイクロプロセッサのバストレース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5150015A JPH0713806A (ja) | 1993-06-22 | 1993-06-22 | マイクロプロセッサのバストレース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713806A true JPH0713806A (ja) | 1995-01-17 |
Family
ID=15487619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5150015A Pending JPH0713806A (ja) | 1993-06-22 | 1993-06-22 | マイクロプロセッサのバストレース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713806A (ja) |
Cited By (4)
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|---|---|---|---|---|
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| JPH0540660A (ja) * | 1991-08-07 | 1993-02-19 | Nec Corp | エミユレーシヨンチツプ |
-
1993
- 1993-06-22 JP JP5150015A patent/JPH0713806A/ja active Pending
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