JPH06250879A - プログラムアクセストレース装置 - Google Patents
プログラムアクセストレース装置Info
- Publication number
- JPH06250879A JPH06250879A JP5035882A JP3588293A JPH06250879A JP H06250879 A JPH06250879 A JP H06250879A JP 5035882 A JP5035882 A JP 5035882A JP 3588293 A JP3588293 A JP 3588293A JP H06250879 A JPH06250879 A JP H06250879A
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- JP
- Japan
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- trace
- function
- program
- memory
- judging
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- Stored Programmes (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 電話交換機等のプログラム制御システムにお
けるプログラムデバッグ装置に関し、ファンクション機
能別にメモリに対するアクセス結果をマップトレースす
ることを目的とする。 【構成】 プログラムデバッグ装置のプログラムの走行
ポイントを収集するマップトレース方法において、プロ
グラム処理装置１をデバッグするトレース装置２に、複
数のファンクション別のトレースメモリ３を設け、メモ
リの動作種別を表すファンクション信号を作成するファ
ンクション作成回路部４と、作成されたファンクション
を判定するファンクション判定回路部５と、トレースの
開始条件、及び停止条件を判定するトレース開始／終了
判定回路部６と、トレース対象領域を判定する領域判定
回路部７と、判定結果が一致した場合該当メモリへ書込
み、及びメモリから読出す書込／読出制御回路部８を備
え、各ファンクション毎に実行状態を該トレースメモリ
３に記録するように構成する。
けるプログラムデバッグ装置に関し、ファンクション機
能別にメモリに対するアクセス結果をマップトレースす
ることを目的とする。 【構成】 プログラムデバッグ装置のプログラムの走行
ポイントを収集するマップトレース方法において、プロ
グラム処理装置１をデバッグするトレース装置２に、複
数のファンクション別のトレースメモリ３を設け、メモ
リの動作種別を表すファンクション信号を作成するファ
ンクション作成回路部４と、作成されたファンクション
を判定するファンクション判定回路部５と、トレースの
開始条件、及び停止条件を判定するトレース開始／終了
判定回路部６と、トレース対象領域を判定する領域判定
回路部７と、判定結果が一致した場合該当メモリへ書込
み、及びメモリから読出す書込／読出制御回路部８を備
え、各ファンクション毎に実行状態を該トレースメモリ
３に記録するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は電話交換機等のプログラ
ム制御システムにおけるプログラムデバッグ装置のプロ
グラムアクセストレース装置に関する。電話交換機等の
プログラム制御システムにおいては、装置が安定化する
まで何度もプログラムデバッグを行ってバグを除去する
ことが必要である。
ム制御システムにおけるプログラムデバッグ装置のプロ
グラムアクセストレース装置に関する。電話交換機等の
プログラム制御システムにおいては、装置が安定化する
まで何度もプログラムデバッグを行ってバグを除去する
ことが必要である。
【０００２】プログラムデバッグ装置の接続構成図を図
５に示す。図において、21〜2nはプログラム処理装置、
30はプロセッサ切替装置、31〜3nはトレース装置、40は
通信制御装置、50はワークステーション、60はプログラ
ムデバッグ装置を示す。複数のプログラム処理装置21〜
2nはマルチプロセッサ方式を構成し、プログラムデバッ
グ装置60によるデバッグ対象装置となる。
５に示す。図において、21〜2nはプログラム処理装置、
30はプロセッサ切替装置、31〜3nはトレース装置、40は
通信制御装置、50はワークステーション、60はプログラ
ムデバッグ装置を示す。複数のプログラム処理装置21〜
2nはマルチプロセッサ方式を構成し、プログラムデバッ
グ装置60によるデバッグ対象装置となる。
【０００３】プログラム処理装置21〜2n内にバスモニタ
を行う為のインタフェース回路を内蔵し、プログラムデ
バッグ装置60のインタフェース回路であるプロセッサ切
替装置30により外部で接続し、該当するトレース装置31
〜3nに接続されて情報収集を行い、通信制御装置40に接
続されたワークステーション50の操作者によりデバッグ
操作が行われる。
を行う為のインタフェース回路を内蔵し、プログラムデ
バッグ装置60のインタフェース回路であるプロセッサ切
替装置30により外部で接続し、該当するトレース装置31
〜3nに接続されて情報収集を行い、通信制御装置40に接
続されたワークステーション50の操作者によりデバッグ
操作が行われる。
【０００４】プログラムデバッグの方法として、ダイナ
ミックトレース方法とマップトレース方法との２つの方
法がある。ダイナミックトレース方法は、実際のプログ
ラムの走行結果をアドレス・データと共に、時間情報を
付加しながら時系列的に収集する方法で、プログラム処
理の流れや処理結果の確認等、プログラムが所定の動作
をしているかの確認に有効である。
ミックトレース方法とマップトレース方法との２つの方
法がある。ダイナミックトレース方法は、実際のプログ
ラムの走行結果をアドレス・データと共に、時間情報を
付加しながら時系列的に収集する方法で、プログラム処
理の流れや処理結果の確認等、プログラムが所定の動作
をしているかの確認に有効である。
【０００５】マップトレース方法は、ダイナミックトレ
ース方法のようにプログラムの処理結果を時系列的に収
集するのではなく、所定エリアの走行の有無をトレース
する方法で、プログラムが走行したアドレス、メモリア
クセスした領域が判る為、プログラムの進捗管理に有効
である。
ース方法のようにプログラムの処理結果を時系列的に収
集するのではなく、所定エリアの走行の有無をトレース
する方法で、プログラムが走行したアドレス、メモリア
クセスした領域が判る為、プログラムの進捗管理に有効
である。
【０００６】
【従来の技術】従来のマップトレースの収集結果例を図
６に示す。（ａ）はプログラムの走行例を示し、（ｂ）
は収集結果表示例を示す。図において、数字は走行アド
レス、＊印は走行箇所、・印は未走行箇所を示す。図は
目的プログラム単位に点線の方向に命令のアドレスが組
まれており、プログラムの走行は矢印の方向へ走行する
ようにマップトレースが構成されている。
６に示す。（ａ）はプログラムの走行例を示し、（ｂ）
は収集結果表示例を示す。図において、数字は走行アド
レス、＊印は走行箇所、・印は未走行箇所を示す。図は
目的プログラム単位に点線の方向に命令のアドレスが組
まれており、プログラムの走行は矢印の方向へ走行する
ようにマップトレースが構成されている。
【０００７】プログラムの走行例の通りに動作した場
合、走行したアドレスがトレースメモリに‘１’として
記憶される。ここで、本走行箇所のアドレスがトレース
開始から終了までの間に複数回実行されても、メモリの
中は‘１’の値のままであり、実行回数には関係しな
い。本トレース結果の端末（ワークステーション）への
表示例は図６（ｂ）に示す通りである。
合、走行したアドレスがトレースメモリに‘１’として
記憶される。ここで、本走行箇所のアドレスがトレース
開始から終了までの間に複数回実行されても、メモリの
中は‘１’の値のままであり、実行回数には関係しな
い。本トレース結果の端末（ワークステーション）への
表示例は図６（ｂ）に示す通りである。
【０００８】
【発明が解決しようとする課題】従来のマップトレース
方法は、指定領域（トレースメモリサイズ分）の命令の
走行状態をトレースしており、その他のアクセス及びア
クセス種別による収集が出来なかった。時間を無視して
走行した形だけを捕らえているため、メモリ全体の使用
量及びメモリへのアクセス種別等の把握が出来なかっ
た。
方法は、指定領域（トレースメモリサイズ分）の命令の
走行状態をトレースしており、その他のアクセス及びア
クセス種別による収集が出来なかった。時間を無視して
走行した形だけを捕らえているため、メモリ全体の使用
量及びメモリへのアクセス種別等の把握が出来なかっ
た。
【０００９】本発明は上記問題点に鑑み、指定領域（全
エリア又は特定エリア）に関して、命令の走行状態及び
オペランドアクセスの有無、又は外部アクセス、外部装
置の動作状態等を個別にマップトレースにて行うことに
より、効率の良いデバッグシステムを提供することを目
的とする。
エリア又は特定エリア）に関して、命令の走行状態及び
オペランドアクセスの有無、又は外部アクセス、外部装
置の動作状態等を個別にマップトレースにて行うことに
より、効率の良いデバッグシステムを提供することを目
的とする。
【００１０】
【課題を解決するための手段】本発明のトレース装置の
原理構成図を図１に示す。図において、１はプログラム
処理装置、２はトレース装置、３はファンクション別の
トレースメモリ、４はメモリの動作種別を表すファンク
ション信号を作成するファンクション作成回路部、５は
作成されたファンクションを判定するファンクション判
定回路部、６はトレースの開始条件、及び停止条件を判
定するトレース開始／終了判定回路部、７はトレース対
象領域を判定する領域判定回路部、８は判定結果が一致
した場合該当メモリへ書込み、及びメモリから読出す書
込／読出制御回路部、９は送出回路部を示す。
原理構成図を図１に示す。図において、１はプログラム
処理装置、２はトレース装置、３はファンクション別の
トレースメモリ、４はメモリの動作種別を表すファンク
ション信号を作成するファンクション作成回路部、５は
作成されたファンクションを判定するファンクション判
定回路部、６はトレースの開始条件、及び停止条件を判
定するトレース開始／終了判定回路部、７はトレース対
象領域を判定する領域判定回路部、８は判定結果が一致
した場合該当メモリへ書込み、及びメモリから読出す書
込／読出制御回路部、９は送出回路部を示す。
【００１１】ファンクション作成回路部４は、対応する
プログラム処理装置１からステータス情報と制御信号
（読出／書込、メモリ入出力）を受信してファンクショ
ン信号を作成し、領域判定回路部７は、ワークステーシ
ョンより本トレース装置２へコマンドにより通知される
収集アドレス範囲とプログラム処理装置１側の実行アド
レスを比較する。
プログラム処理装置１からステータス情報と制御信号
（読出／書込、メモリ入出力）を受信してファンクショ
ン信号を作成し、領域判定回路部７は、ワークステーシ
ョンより本トレース装置２へコマンドにより通知される
収集アドレス範囲とプログラム処理装置１側の実行アド
レスを比較する。
【００１２】ファンクション判定回路部５は、各ファン
クションと領域判定回路部７の照合結果を書込／読出制
御回路部８に通知し、ファンクション判定出力とトレー
ス開始／終了判定回路部６からのトレース中表示を判定
し、トレース中且つトレース条件一致となった場合にト
レースメモリ３に書込み、又は読出しを行う。トレース
メモリ３はそれぞれファンクションに対応して実行箇所
が定められ、送出回路部９よりワークステーション側に
送出される。
クションと領域判定回路部７の照合結果を書込／読出制
御回路部８に通知し、ファンクション判定出力とトレー
ス開始／終了判定回路部６からのトレース中表示を判定
し、トレース中且つトレース条件一致となった場合にト
レースメモリ３に書込み、又は読出しを行う。トレース
メモリ３はそれぞれファンクションに対応して実行箇所
が定められ、送出回路部９よりワークステーション側に
送出される。
【００１３】
【作用】プログラム処理装置１のバス上での動作種別を
認識する為に、複数のファンクション信号を作成する。
本トレース装置２で使用するファンクション種別は８種
類であり、図２にファンクション種別構成例を示す。フ
ァンクション種別は、命令フェッチ／オペランドアクセ
ス／ＩＯ装置からのメモリアクセス／ＩＯ装置へのアク
セス等からなる。
認識する為に、複数のファンクション信号を作成する。
本トレース装置２で使用するファンクション種別は８種
類であり、図２にファンクション種別構成例を示す。フ
ァンクション種別は、命令フェッチ／オペランドアクセ
ス／ＩＯ装置からのメモリアクセス／ＩＯ装置へのアク
セス等からなる。
【００１４】図２のファンクション信号を用いて、個々
のトレースメモリ３にファンクション別のマップトレー
スを行う。図２はファンクション番号別のファンクショ
ンの意味を示す。FNC0は命令捕捉、FNC1はジャンプ後の
命令捕捉、FNC2はデータリード、FNC3はデータライト、
FNC4は外部装置からのメモリリード、FNC5は外部装置か
らのメモリライト、FNC6は処理装置からの外部装置リー
ド、FNC7は処理装置からの外部装置ライトを意味する。
のトレースメモリ３にファンクション別のマップトレー
スを行う。図２はファンクション番号別のファンクショ
ンの意味を示す。FNC0は命令捕捉、FNC1はジャンプ後の
命令捕捉、FNC2はデータリード、FNC3はデータライト、
FNC4は外部装置からのメモリリード、FNC5は外部装置か
らのメモリライト、FNC6は処理装置からの外部装置リー
ド、FNC7は処理装置からの外部装置ライトを意味する。
【００１５】
【実施例】本発明のトレース装置のブロック構成図の実
施例を図３と図４に示す。図３はファンクション機能８
種類のうち０〜５ファンクションの６種類のトレース方
法を示し、図４はファンクション６及び７の２種類のト
レース方法を示す。
施例を図３と図４に示す。図３はファンクション機能８
種類のうち０〜５ファンクションの６種類のトレース方
法を示し、図４はファンクション６及び７の２種類のト
レース方法を示す。
【００１６】図において、10はファンクション作成回
路、11は領域判定回路、12は比較アドレス、13は書込制
御部、14はデータ制御部、15はトレース起動回路、16は
トレース開始／終了判定回路、170 〜179 はトレースメ
モリCTM0〜CTM9、18は読出制御部、190 〜199 は読出デ
ータ用バッファ、200 〜209 は送出ゲート、MAT0〜MAT7
はアンドゲートを示す。
路、11は領域判定回路、12は比較アドレス、13は書込制
御部、14はデータ制御部、15はトレース起動回路、16は
トレース開始／終了判定回路、170 〜179 はトレースメ
モリCTM0〜CTM9、18は読出制御部、190 〜199 は読出デ
ータ用バッファ、200 〜209 は送出ゲート、MAT0〜MAT7
はアンドゲートを示す。
【００１７】図３のブロック構成図において、ファンク
ションは、命令フェッチFNC0、ジャンプ後の命令フェッ
チFNC1、オペランドフェッチFNC2、オペランドストアFN
C3、ＩＯからのメモリリードFNC4、ＩＯからのメモリラ
イトFNC5の６種類の機能からなり、トレースメモリ170
〜175 の６個のメモリを有する。
ションは、命令フェッチFNC0、ジャンプ後の命令フェッ
チFNC1、オペランドフェッチFNC2、オペランドストアFN
C3、ＩＯからのメモリリードFNC4、ＩＯからのメモリラ
イトFNC5の６種類の機能からなり、トレースメモリ170
〜175 の６個のメモリを有する。
【００１８】アンドゲートMAT0〜MAT5は各ファンクショ
ンと領域判定回路12の照合結果、及び同期信号とアンド
条件をとり、一致した場合にアンドゲートの出力を
‘１’として書込制御回路13に通知する。書込制御回路
13は、一致出力MAT0〜MAT5の条件、及びトレース開始／
終了条件判定回路16からのトレース中表示を判定し、ト
レース中且つトレース条件一致となった場合にメモリへ
の書込信号WEを発生させる。又、データ制御部14はトレ
ース時は‘１’を、メモリアクセス時は‘０’を書込デ
ータとして選択する回路である。
ンと領域判定回路12の照合結果、及び同期信号とアンド
条件をとり、一致した場合にアンドゲートの出力を
‘１’として書込制御回路13に通知する。書込制御回路
13は、一致出力MAT0〜MAT5の条件、及びトレース開始／
終了条件判定回路16からのトレース中表示を判定し、ト
レース中且つトレース条件一致となった場合にメモリへ
の書込信号WEを発生させる。又、データ制御部14はトレ
ース時は‘１’を、メモリアクセス時は‘０’を書込デ
ータとして選択する回路である。
【００１９】CTM0〜CTM5はマップトレース用メモリを示
し、それぞれファンクション０〜５に対応し、実行箇所
が‘１’として書込まれる。次に、読出制御部18と読出
データ用バッファ190 〜195 はトレースメモリからの読
出し、及び読出データの格納を行う。ここまでは、ファ
ンクション０〜５までのアクセス関連についてのトレー
ス方法を示す。
し、それぞれファンクション０〜５に対応し、実行箇所
が‘１’として書込まれる。次に、読出制御部18と読出
データ用バッファ190 〜195 はトレースメモリからの読
出し、及び読出データの格納を行う。ここまでは、ファ
ンクション０〜５までのアクセス関連についてのトレー
ス方法を示す。
【００２０】次に、図４のブロック構成図において、フ
ァンクションは、ＣＣからのＩＯリードFNC6、ＣＣから
のＩＯライトFNC7の２種類の機能からなり、トレースメ
モリ176 〜179 の４個のメモリを有する。表１に処理装
置間の通信フォーマットを示す。バス上のアドレス情報
21〜31ビット目に装置間で通信を行う際の受信装置番号
が、10〜20ビット目に送信装置番号が付加されている。
ァンクションは、ＣＣからのＩＯリードFNC6、ＣＣから
のＩＯライトFNC7の２種類の機能からなり、トレースメ
モリ176 〜179 の４個のメモリを有する。表１に処理装
置間の通信フォーマットを示す。バス上のアドレス情報
21〜31ビット目に装置間で通信を行う際の受信装置番号
が、10〜20ビット目に送信装置番号が付加されている。
【００２１】
【表１】
【００２２】本トレース装置では、ファンクション６，
７を判定した場合、図４に示す、トレースメモリ176 〜
179 の該当メモリへ‘１’の書込みを行う。前記トレー
スメモリ176 はＩＯリード時の送信装置番号、177 はＩ
Ｏリード時の受信装置番号、178 はＩＯライト時の送信
装置番号、179 はIOライト時の受信装置番号にそれぞれ
対応し、各装置の動作状況が判る。
７を判定した場合、図４に示す、トレースメモリ176 〜
179 の該当メモリへ‘１’の書込みを行う。前記トレー
スメモリ176 はＩＯリード時の送信装置番号、177 はＩ
Ｏリード時の受信装置番号、178 はＩＯライト時の送信
装置番号、179 はIOライト時の受信装置番号にそれぞれ
対応し、各装置の動作状況が判る。
【００２３】又、トレース開始／終了判定回路16は、処
理装置側の実行アドレスを判定する為の回路で、本回路
により処理プログラムＡから処理プログラムＢまでの命
令の走行状況、及びメモリの使用状況、各装置の動作状
況を把握することが可能となる。ここで、領域判定回路
11をファンクション毎に設けた場合、各ファンクション
毎にトレースエリアを設定出来る為、より柔軟なトレー
スが可能となる。
理装置側の実行アドレスを判定する為の回路で、本回路
により処理プログラムＡから処理プログラムＢまでの命
令の走行状況、及びメモリの使用状況、各装置の動作状
況を把握することが可能となる。ここで、領域判定回路
11をファンクション毎に設けた場合、各ファンクション
毎にトレースエリアを設定出来る為、より柔軟なトレー
スが可能となる。
【００２４】本発明のトレース装置の使用例としては、
トレース開始条件、及びトレース終了条件を無条件とし
て長期間のトレースを行うことによるプログラムデバッ
グの進捗管理及びメモリの使用率管理、又は外部装置の
動作状況管理、トレース開始条件、及び終了条件を設定
することによる各処理プログラム又は処理毎の動作状況
把握が可能となる。又、同一エリアに関してトレースし
た場合に、命令エリアの破壊を一目で判断することが可
能となる。
トレース開始条件、及びトレース終了条件を無条件とし
て長期間のトレースを行うことによるプログラムデバッ
グの進捗管理及びメモリの使用率管理、又は外部装置の
動作状況管理、トレース開始条件、及び終了条件を設定
することによる各処理プログラム又は処理毎の動作状況
把握が可能となる。又、同一エリアに関してトレースし
た場合に、命令エリアの破壊を一目で判断することが可
能となる。
【００２５】
【発明の効果】本発明により、柔軟で且つ目的に応じた
マップトレースが可能となり、細かなプログラム動作の
把握及び問題解析、進捗管理、デバッグ効率アップに有
効となる。
マップトレースが可能となり、細かなプログラム動作の
把握及び問題解析、進捗管理、デバッグ効率アップに有
効となる。
【図１】 本発明のトレース装置の原理構成図
【図２】 本発明のファンクション種別構成例
【図３】 トレース装置のブロック構成図の実施例（そ
の１）
の１）
【図４】 トレース装置のブロック構成図の実施例（そ
の２）
の２）
【図５】 プログラムデバッグ装置の接続構成図
【図６】 マップトレース収集結果の従来例
１ プログラム処理装置 ２ トレース装置 ３ トレースメモリ ４ ファンクション作成回路部 ５ ファンクション判定回路部 ６ トレース開始／終了判定回路部 ７ 領域判定回路部 ８ 書込／読出制御回路部 ９ 送出回路部 10 ファンクション作成回路 11 領域判定回路 12 比較アドレス 13 書込制御部 14 データ制御部 15 トレース起動回路 16 トレース開始／終了判定回路 170 〜179 トレースメモリCTM0〜CTM9 18 読出制御部 190 〜199 読出データ用バッファ 200 〜209 送出ゲート MAT0〜MAT7 アンドゲート 21〜2n プログラム処理装置 30 プロセッサ切替装置 31〜3n トレース装置 40 通信制御装置 50 ワークステーション 60 プログラムデバッグ装置
Claims (1)
- 【請求項１】 プログラム処理装置の内部バスをモニタ
する回路、及び該モニタ回路と外部接続しプログラム動
作の解析を行うプログラムデバッグ装置における、 情報収集する処理装置のメモリ空間と同等のメモリ空間
をトレースメモリとして備え、プログラムの走行ポイン
トを収集するマップトレース方法において、 プログラム処理装置（１）をデバッグするトレース装置
（２）に、複数のファンクション別のトレースメモリ
（３）を設け、 メモリの動作種別を表すファンクション信号を作成する
ファンクション作成回路部（４）と、作成されたファン
クションを判定するファンクション判定回路部（５）
と、トレースの開始条件、及び停止条件を判定するトレ
ース開始／終了判定回路部（６）と、トレース対象領域
を判定する領域判定回路部（７）と、判定結果が一致し
た場合該当メモリへ書込み、及びメモリから読出す書込
／読出制御回路部（８）を備え、 条件一致となったアドレスに関し、各ファンクション毎
に実行状態を該トレースメモリ（３）に記録することを
特徴とするプログラムアクセストレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035882A JPH06250879A (ja) | 1993-02-25 | 1993-02-25 | プログラムアクセストレース装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035882A JPH06250879A (ja) | 1993-02-25 | 1993-02-25 | プログラムアクセストレース装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06250879A true JPH06250879A (ja) | 1994-09-09 |
Family
ID=12454382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035882A Withdrawn JPH06250879A (ja) | 1993-02-25 | 1993-02-25 | プログラムアクセストレース装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06250879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008065441A (ja) * | 2006-09-05 | 2008-03-21 | Fujitsu Ltd | デバッグシステム及びデバッグ回路 |
-
1993
- 1993-02-25 JP JP5035882A patent/JPH06250879A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008065441A (ja) * | 2006-09-05 | 2008-03-21 | Fujitsu Ltd | デバッグシステム及びデバッグ回路 |
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