JPS6383841A - プログラムテスト可能な計算機中央処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機ソフトウェアの開発に役立つ構成をも
った計算機中央処理装置に係り、更に詳しくは中ヤツシ
ュメモリや命令先取りバッファが同一素子内に集積され
て成るマイクロプロセッサ等の如き計算機中央処理装置
において、プログラムのリアルタイム動作状態でのテス
）ｋ可能ならしめる構成とした、かかる計算機中央処理
装置に関するものである。

〔従来の技術〕

従来のプログラムテスト方式は、特開昭６〇−５３５５
号公報に記載のように、プロセッサとメモリを一体とし
て被トレースプロセッサ系としたとき、該プロセッサと
メモリとの間を接続しているアドレスバスやデータバス
上の信号を、被トレースプロセッサ系の外部から検出し
て、プログラムの走行をテストすると云うものであった
。

〔発明が解決しようとする問題点〕

しかシ、近年マイクロプロセッサの集積度が向上し、演
算処理装置（上記プロセッサを構成する一つの要素、以
下ＡＰＵと略記することがある）をキャッシュメモリや
命令先取ジバツファと一緒に同一素子内に集積して成る
マイクロプロセッサ（計算機中央処理装置）が出現する
ようになって来た。

この場合、ＡＰＵは、キャッシュメモリや命令先取ｐバ
ッファとの間で信号の授受を行い、主記憶素子や入出力
素子との面で直接信号を授受することはなくなって来て
いる。このため、ＡＰＵとキャッシュメモリと命令先取
りバッファとを１素子内に集積して成るマイクロプロセ
ッサ素子の周辺端子上の信号は、該素子と主記憶素子と
の間で授受される信号であり、ＡＰＵと主記憶素子との
間で直接授受されるイキ号ではないから、かかるマイク
ロプロセッサ素子の周辺端子上の信号そのものはＡＰＵ
の動作とは直接対厄しないものになっている。

従ってマイクロプロセッサ素子の周辺端子上の信号を、
従来方式にならって検出してみても、それによってＡＰ
Ｕの動作を追跡したり、プログラムをテストすることは
物理的に不可能である。

一方、ＡＰＵの動作をマイクロプロセッサ素子周辺端子
上の信号によって追跡するために、テスト時にキャッシ
ュメモリや命令先取９バツフアの機能を抑制する方法が
あるが、これはリアルタイム性を犠牲にしており、正確
なプログラムテストは期待できない。

そこで本発明は、このような不都合を除去し、同一素子
内にキャッシュメモリや命令先取りバッファと共に集積
されたＡＰＵの動作をリアルタイムで追跡し、プログラ
ムのテストを容易にすることを解決すべき問題点として
いる。従って本発明は、かかることの実行可能な構成を
とる計算機中央処理装置を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的は、キャッシュメモリおよび／ｉたは命令先取
シパツファの入出力信号をリアルタイム状態で捕捉し、
これらを蓄積した後、外部から読み出すことのできるト
レースメモリを、同一素子内に集積することによって達
成される。

〔作用〕

すなわち、ＡＰＵからキャッシュメモリへの入力信号を
トレースメモリから１４＋２り出し観測することによっ
て、ＡＰＵが実行した各命令の処理結果を知ることかで
き、キャッシュメモリよりＡＰＵへの出力信号を、同じ
くトレースメモリから取り出して観測することによって
、ＡＰＵが取り込んだ命令の種類やデータの値を知るこ
とができる。

命令先取シバツファからＡＰＵへの出力信号は、ＡＰＵ
が実際に実行する命令と、実際に処理するデータとに正
確に対応している。このため該出力信号をトレースメモ
リから取り出して観測することによって、パイプライン
処理による命令先取り制御を実行中でも、分岐命令の実
行や割込みの発生によって生じた先取υ命令の無効化の
影響を受けることな（、ＡＰＵの動作を正確に追跡し、
プログラムのテスト（デバッグ）を実施することができ
る０ これら各信号の捕捉は、ＡＰＵのリアルタイム動作状態
で行うことが望ましい反面、信号の追跡には人間による
思考作業が伴うため、非リアルタイムで実行しなければ
ならない。また、素子のピン数の制約から、同時並列的
に素子外部に引き出せる信号数には限界がある。そこで
、プログラムの一定区間実行時の上記信号を一旦リアル
タイムで、素子内に集積されたトレースメモリに蓄積し
た後、非リアルタイム的に素子外部に取り出すこととし
、並列度の高い素子内部信号をそれより少数のビンを経
由してトレースメモリから素子外部へ取り出すには、マ
ルチブレクシングによれば良い。

〔実施例〕

次に図を参照して本発明の一実施例を説明する。

図は本発明の一実施例を示すブロック図である。

同図に見られる如＜、ＡＰＵｌ、キャッシュメモリ２、
命令先取りバッファ３．ならびに先入れ先出し型のトレ
ースメモリ１０および１１が同一マイクロプロセッサ素
子（計算機中央処理装置）４上に集積されている。１４
は主記憶、９はクロック源、である。

周知のように、キャッシュメモリ２は、ＡＰＵｌと主記
憶１４の中間に置く小容量ではあるが、高速度のメモリ
である。主記憶１４としては、ＡＰＵｌがその最高動作
速度で動作できるものを使用するのが望ましい。しかし
、高速度のメモリは一般に高価格になるので、大容量の
主記憶１４をすべて高速度メモリで構成するのは経済的
でない。そこで、小容量の開速度メモリ（つまりキャッ
シュメモリ）を用いて、大容量の高速度メモリを等価的
に実現することが考えられた。

図からも分かるように、ＡＰＵＩと主記憶１４との中間
にキャッシュメモリ２を置く。主記憶１４に格納してい
るプログラムやデータのなかで、さしあたって使用する
部分をキャッシュメモリ２に格納しておく□プログラム
を実行する場合、ＡＰＵｌはキャッシュメモリ２にアド
レス信号を発イ６して読出し書込みを試みる。

命令先取りバッファ３は、ＡＰＵＩで実行中の命令に続
く数命令をキャッシュメモリ２から取り出して格納して
おく。

ＡＰＵ　１とキャッシュメモリ２の間は内部データバス
５によって接続されており、内部データバス５上の信号
は内部端子６によってトレースメモリ１０に供給される
。一方、命令先取りバッファ３の出力信号すなわち命令
列は内部命令バス７を経由してＡＰＵＩに送られて実行
される。内部命令バス７の信号は内部端子８によってト
レースメモリ１１に供給される。そしてこれらの各パス
５，７上の信号の流れはクロック源９より供給されるク
ロック信号に同期して進行するものである。

主記憶１４に記憶烙れたプログラムのテストを実行する
場合は、内部端子６および８の信号を１それぞれトレー
スメモリ１０および１１に、クロック信号に同期して取
９込み、蓄積しながらプログラムの一定区間を実行した
後、ＡＰ　Ｕ　１を停止させ、トレースメモリ１０およ
び１１の内容を、ファースト・イン・ファースト・アウ
トでそれぞれ端子１２および１３によって外部から読み
敗ることによって、プログラムの実行を追跡する。

ＡＰＵＩを人為的にプログラム上のブレークポイント等
によって停止させる場合だけでなく、不当命令（例えば
そのＡＰＵでは実行不可能の命令）によって停止した場
合にも、停止前の数サイクルの信号の再現が、トレース
メモ１７１０　、１１の読み出しによって可能表ので、
プログラムエラーの原因の発見と除去が容易になる。

本発明の発展応用として、レジスタの内容履歴も一緒に
トレースメモリに蓄えることによって、従来方式ではで
きなかった、レジスタを利用したオンチップ演算のリア
ルタイムトレースも可能になる。

〔発明の効果〕

本発明により構成したマイクロプロセッサ菓子（計算機
中央処理装置）によれば、データが主記憶１４の中にな
く、キャッシュメモリ２の中に６つてＡＰＵＩがキャッ
シュメモリ２とデータの授受を行う場合でも、ＡＰＵＩ
　が処理するデータや、処理結果の時々刻々の値がトレ
ースメモリ１０を介して観測できる。また、パイプライ
ン処理中に命令先取シバツファ３に取り込まれた命令が
、分岐条件が成立したために実行されない場合でも、実
際にＡＰＵｌが実行する命令列をトレースメモリ１１に
よって追跡することが可能である。そして、これらの結
果として、リアルタイム性を損うことｆＰ／プｅｙ　／
−７Ｌ　／７’ｌ　テＸ　ｋ　／ヂバーソ／７　）６１
１誤りを発見することが可能になる。

本発明は、プロセッサ４の端子レベル（１２゜１３）よ
シ、キャッシュメモリ２・や命令先取りバッファ３、あ
るいは図示せざるレジスタの状態等の情報を採取してい
る点で、従来技術と異なっているものであることは、述
べるまでもないであろう。

【図面の簡単な説明】

図は本発明の一実施例を示すブロック図である。 符号の説明

Claims (1)

1. 【特許請求の範囲】 １、キャッシユメモリと命令先取りバッファの何れか一
   つまたは双方と演算処理装置を少なくも同一素子内に集
   積して成る計算機中央処理装置において、 前記キャッシユメモリと命令先取りバッファに対する入
   出力信号を取り出して一時的に蓄積するためのトレース
   メモリを該素子内に集積すると共に、該トレースメモリ
   に蓄積された信号を素子の外部に取り出してプログラム
   テスト用に供するための信号取り出し端子を該素子上に
   設けたことを特徴とするプログラムテスト可能な計算機
   中央処理装置。