JPS605355A - プログラムル−ト記録装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）１発明の技術分野 本発明は被トレースプロセッサ系の動作に影響を与える
ことなく、その動作中に指定されるプログラム部分を記
録しうるプログラムルート記録装置に関する。

（２）、技術の背景 複数プロセッサからなる電子交換機ではその機能を全う
すべく複数のプロセッサがその構成要素として用いられ
ており、夫々のプロセッサは各別のプログラム制御の下
に動作するように構成されている。このようなシステム
を動作させているプログラムが何んらかの原因で誤動作
をすることがあるため、これをデバッグ及び検証する必
要性がある。このようなデバッグ等のだめのトレースに
必要な情報の採取を、そのシステムを一旦停止した後で
なく、その動作中に取υ行いうる手段を装備したシステ
ムの出現が要望されるに至っている。

又、そのようなシステムにおいて、処理時間や処理能力
の測定し−うろこともシステムの運用」二必要なことで
ある。

（３）０発明の目的 本発明は上述の如き要請から創案されたものであり、そ
の１つの目的は被トレースプロセッサ系の動作中にデバ
ッグ等に必要な情報を記録しうるプログラムルート記録
装置を提供することにあり、そのもう１つの目的はその
ようなフ。

ログラムルート記録装置において処理時間等の測定もな
［７うるプログラムルート記録装置を提供することにあ
る。

（４）８発明の構成 そして、これらの目的はプロセッサ系のプログラムルー
ト記録装置において、上記プロセッサのメモリバスへ接
続された、指定アドレスの書込み発生の有無を検出する
書込み検出回路、書込みを生じさせたインタ）・ラクシ
ョンの格納アドレスをロードするインストラクションフ
ェッチアドレスレジスタ、及びトレース用メモリを備え
、上記被トレースプロセッサ系のメモリへの書込みの発
生を上記書込み検出回路で検出したとき、上記インスト
ラクションフェッチアドレスレジスタの格納アドレス、
並びに上記被トレースメモリバスのアドレス及びデータ
を上記トレース用メモリへ書込むように構成することに
よって、又、このように構成されるプログラムルート記
録装置に、一定時間毎にカウントする時間カウンタを更
に設け、そのカウント値をも上記トレース用メモリへ書
込むように構成することによって、達成される。

（５）９発明の実施例 以下、添付図面を参照して本発明の詳細な説明する。

添付図面において、■はプロセッサ２がメモリバス３を
介してメモリ４へ接続されて構成される被トレースプロ
セッサ系である。その被トレースメモリバス３のアドレ
スバス部分５に、書込み検出回路６、インストラクショ
ンフェッチアドレスレジスタ７、及びトレース用メモリ
８が接続されている。書込み検出回路６及びレジスタ７
の出力が又メモリ８へ接続されている。

又、バス３のデータバス部分９は切換え回路１０の一方
の入力へ接続され、その他方の入力へは時間カウンタ１
１の出力が接続されている。

回路１０の出力はトレース用メモリ８へ接続されている
。時間カウンタは被トレースプロセッサ系１のメモリの
時間的基準、例えば、複数のプロセッサ及びメモリを含
む被トレースプロセッサ系１の各メモリの時間的に一致
する時点に基づいて一定間隔のクロックをカウントする
ように構成されている。

次に、上述構成装置の動作を説明する。

被トレースプロセッサ系１において、プロセッサ２がメ
モリ４からインストラクションをリードする時、インス
トラクションの格納アドレスがインストラクションフェ
ッチアドレスレジスタ７にロードされる。プロセッサ２
がこのインストラクションを解釈し、それによシメモリ
４へ書き込みが行なわれると、この書込みが書込み検出
回路６で検出される。その検出は書込みが予め指定され
た１ケのアドレス又は複数のアドレス又はアドレス範囲
で行われたことに応答して行われる。

この検出により、レジスタ７の格納アドレス及びアドレ
ス信号バス部分５のアドレスがトレース用メモリ８へ格
納されると共に、データバス部分９のデータ又はカウン
タ１１のカウント値が切換え回路８を介してトレース用
メモリ８へ格納される。

このよう力格納動作は」二連の検出が生ずる度毎に行わ
れる。

このような格納がメモリ８に行われているから、そのメ
モリの内容を表示装置等に可視表示することにより、被
トレースプロセッサ系のメモリの指定されたアドレス又
はアドレス範囲内で生ずる記憶内容の破壊が生じている
か否か等、プログラムのデバッグ乃至検証を、被トレー
スプロセッサ系の動作に影響を与えることなく、実施す
ることが出来る。このような記憶内容の破壊原因調査乃
至テーブル破壊原因調査は、特に、複数のプロセッサが
相互に動作しているマルチゾロセツザシステムにおいて
は、」二連の如く、時間の格納を行いうろことから、時
間を含めた破壊原因調査を実施出来る。

又、上述のような検出時にその時間を格納しうるから、
指定アドレス（テーブル）の書き換えの時間関係から、
処理時間乃至処理能力の測定も行うことが出来る。

なお、上記実施例においては、被トレースメモリバスの
データ信号又は時間カウンタのカウント値のいづれか一
方をトレース用メモリに格納する例について説明したが
、その双方をトレース用メモリに格納するように構成し
てもよい。

（６）１発明の効果 以上述べたように、本発明によれば、 ■　予め指定されたアドレス又はアドレス範囲に生ずる
ことがあるメモリ内容の破壊原因の調査を実施しうる１
、 ■　メモリアドレスの書き換え時間関係よシ、処理時間
乃至処理能力の測定を行うことが出来る等の効果が得ら
れる。

【図面の簡単な説明】

添付図面は本発明の一実施例を示す図である。 図中、１は被トレースプロセッサ系、３は被）・レース
メモリバス、６は書込み検出回路、７Ｆｉインストラク
ションフエッチアドレスレジスタ、８はトレース用メモ
リ、１ｏは切換え回路、１１は時間カウンタである。 特許出願人　富士通株式会社 代　理　人　弁理士　松　岡　宏四−′蹄、□万９−

Claims (2)

【特許請求の範囲】
1. （１）　プロセッサのプログラムルート記録装置におい
   て、上記プロセッサのメモリバスへ接続サワ、予め指定
   された１ケのアドレス又は複数のアドレス又はアドレス
   範囲への書込み発生の有無を検出する１込み検出回路と
   、上記被トレースメモリバスへ接続され、書込みを生じ
   させたインストラクションの格納アドレスをロードする
   インストラクションフェッチアドレスレジスタと、トレ
   ース用メモリとを備え、上記被トレースプロセツザ系の
   メモリへの書込みの発生を上記書込み検出回路で検出し
   たとき、上記インストラクションフェッチアドレスレジ
   スタの格納アドレス、並びに」二記被トレースメモリバ
   スのアドレス及びデータを上記トレース用メモリへ也込
   むように構成したことを特徴とするプログラムルート記
   録装置。
2. （２）　プロセツザ系のプログラムルート記録装置にお
   いて、上記プロセラν゛のメモリバスへ接続され、予め
   指定された１ケのアドレス又は複数のアドレス又はアド
   レス範囲への書込み発生の有無を検出する書込み検出回
   路と、上記被トレースメモリバスへ接続され、書込みを
   生じさせたインストラクションの格納アドレスをロード
   するインストラクションフェッチアドレスレジスタと、
   トレース用メモリと、一定時間毎にカウントする時間カ
   ウンタとを備え、上記プロセツザ系のメモリへの書込み
   の発生を上記書込み検出回路で検出したとき、上記イン
   ストラクションフェッチアドレスレジスタの格納アドレ
   ス、上記被トレースメモリバスのアドレス、並びに上記
   被トレースメモリバスのデータ及び時間カウンタの双方
   又はいづれか一方を上記トレース用メモリへ書込むよう
   に構成したことを特徴とするプログラムルート記録装置
   。