JP2760228B2 - キャッシュメモリを内蔵したマイクロプロセッサとそのトレースアナライザ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、キャッシュメモリを内
蔵したマイクロプロセッサとその動作履歴を解析するト
レースアナライザに関する。

【０００２】

【従来の技術】１９７０年代初頭において実用化された
マイクロプロセッサは、命令を解読して演算・制御動作
を実行する演算装置であり、シリコンチップ上に実現さ
れる。その後のＬＳＩ技術の発展および市場ニーズの広
範化・高度化に伴い、高性能化の一途を辿り、今日では
語長が３２ビットの機種が商品化されている。また、レ
ジスタ，演算回路および制御回路等必須の構成要素の他
に、キャッシュメモリを内蔵したものも少なくない。キ
ャッシュメモリは、周知のようにコンピュータの内部メ
モリに対する高速度と大容量という二律背反的な要求を
満たすため、中央処理装置の内部に設けられた高速小容
量のメモリである。

【０００３】このように、マイクロプロセッサといえど
も、ここまで複雑化してくると、それらのデバッグが問
題化してくる。この種のデバッグのための手法として
は、トレース，トラップ，シングルステップ等が知られ
ているが、総体的なデバッグにはトレースが適してい
る。トレースは周知のように、デバッグ対象となるプロ
グラムを実行する中央処理装置あるいはプロセッサの外
部にトレースアナライザとトレースメモリを設けて行
う。トレースアナライザは、マイクロプロセッサが実行
する命令のアドレスを逐一トレースメモリに記憶してい
き、後にその記憶内容を解析することによりデバッグを
可能化する。

【０００４】しかしながら、格別の手段を講じなければ
キャッシュメモリが動作中は、メモリアクセスはマイク
ロプロセッサの内部に留まるため、トレースアナライザ
はトレースに必要なデータを直接検知できない。したが
って、従来は、通常、キャッシュメモリを無効化してト
レースを行なうことが多かった。

【０００５】ところが、キャッシュメモリを無効化した
場合には、有効である場合に比べて、命令実行クロッ
ク，命令実行タイミング等の点でマイクロプロセッサの
動作が大きく異なっており、正確なデバッグが実現でき
ないという問題点がある。

【０００６】そこで、キャッシュメモリを有効な状態に
保ったままトレースを可能にするため、従来のキャッシ
ュメモリ内蔵型のマイクロプロセッサは、命令の実行開
始，分岐命令の発生および分岐先のアドレスが静的に指
定可能か否かをそれぞれ外部に表示する端子を備えてい
る。そして、従来のトレースアナライザは、予めプログ
ラムを静的に解析した実行フローを保持しており、上述
の各端子から供給される信号を手掛りに実行フローに基
づき動的な命令処理順序を組み立てる構成になってい
る。

【０００７】以上のような構成を採用すれば、従来のキ
ャッシュメモリ内蔵型のマイクロプロセッサは、キャッ
シュメモリが無効あるいは有効の状態に固定されている
場合のトレースは実現できる。しかし、近年、マイクロ
プロセッサの導入が活発化したロボット制御やゲームの
分野におけるように、キャッシュメモリを動的に有効化
又は無効化するプログラムに対しては、プログラム実行
状態の解析方法を動的に切り替えなければならない。

【０００８】このため、従来のキャッシュメモリ内蔵型
のマイクロプロセッサの多くは、キャッシュメモリの有
効化又は無効化を外部から設定するための端子と、命令
実行結果又はマイクロプロセッサ内部の状態によってキ
ャッシュメモリの有効化又は無効化をセットできる内部
レジスタとを設け、両者の複合条件でキャッシュメモリ
の有効化を定めるようにしている。

【０００９】かかるマイクロプロセッサの動作履歴を解
析するための従来のトレースアナライザは、上述の内部
レジスタをソフトウェアによって読み出し、この値と外
部からの設定信号とから、キャッシュメモリが有効化さ
れているか否かを判定するためのハードウェアを必要と
する。

【００１０】

【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサ及びそのトレースアナライザは、内部レジ
スタを読んで、キャッシュメモリが有効化されているか
否かを判定するためのハードウェアを必要とするが、こ
のようなハードウェアは大規模なものになるとともに、
上記動作履歴の解析のリアルタイム性を保証できず、し
たがってこのようなリアルタイム性を生命とするような
装置におけるプログラムのトレースには不向きという問
題点がある。本発明の目的は、キャッシュメモリの有効
化と無効化の別を即時に判定し、それによってリアルタ
イム性が要求されるプログラムの正確なデバッグを容易
に実現するトレースアナライザを提供することにある。

【００１１】

【課題を解決するための手段】本発明のキャッシュメモ
リ内蔵型マイクロプロセッサは、キャッシュメモリが有
効化されているか否かを外部に表示するモード表示端子
を備える。この端子の信号はキャッシュメモリが有効化
されているか否かを検出するモード検出機構によって導
かれる。モード検出機構は、キャッシュメモリ有効化端
子を介して外部から設定され、また命令実行結果やマイ
クロプロセッサ内部の状態によって設定される。好まし
くは、本発明のキャッシュメモリ内蔵型マイクロプロセ
ッサは、上述の構成要素に加えて、更に、命令の実行開
始，分岐の発生及び分岐先アドレスが静的に決定可能か
否かをそれぞれ外部に表示する端子を有している。ま
た、本発明のトレースアナライザは、キャッシュメモリ
が有効化されているか否かに即応してマイクロプロセッ
サのトレース方法を変更することを特徴とする。好まし
くは、本発明のトレースアナライザは、予めプログラム
を静的に解析した実行フローを保持しており、キャッシ
ュメモリが有効化されると、マイクロプロセッサからの
命令の実行開始，分岐発生及び分岐先のアドレスが静的
に決定可能か否かをそれぞれ示す信号を手掛りにして実
行フローに基づき命令実行順序を動的に組み立ててトレ
ースする。また、分岐先アドレスが静的に決定できない
分岐の場合には、マイクロプロセッサに割込みを発生す
る。さらに好ましくは、本発明のトレースアナライザ
は、キャッシュメモリが有効化されるとトレースを中止
する。

【００１２】

【実施例】図１に示した本発明の第１のトレースシステ
ムは、マイクロプロセッサ１０１，メインメモリ１０
２，トレースアナライザ１０３及びトレースメモリ１０
４から構成され、これがアドレスバス，データバス及び
ステータスバスで接続されている。また、マイクロプロ
セッサ１０１からトレースアナライザ１０３には、モー
ド表示信号１０５，命令実行開始信号１０６，分岐命令
発生信号１０７及び割込分岐発生信号１０８が供給され
ている。

【００１３】図２に示したマイクロプロセッサ２０１
は、図１のマイクロプロセッサ１０１の詳細を示し、命
令実行ユニット２０２，キャッシュメモリ２０３，内部
レジスタ２０４，モード検出機構２０５，キャッシュ有
効化端子２０６及びモード表示端子２０７を有する。

【００１４】図１に示した命令実行開始信号１０６，分
岐命令発生信号１０７及び割込分岐発生信号１０８は、
図面の繁雑化を回避するために図２においては図示を省
略している。

【００１５】メインメモリ１０２は、デバッグの対象と
なるプログラムを格納しており、メインメモリ１０２内
の一部のデータ（命令群）は、アドレスが連続した一定
領域（ブロック）単位にキャッシュメモリ２０３にロー
ドされている。キャッシュメモリ２０３の有効化の状態
において命令実行ユニット２０２がメモリアクセスを行
うときはキャッシュヒットすればキャッシュメモリ２０
３，キャッシュミスヒットすればメインメモリ１０２を
それぞれアクセスする。そして、キャッシュミスヒット
時にメインメモリ１０２から読み出した命令を含む命令
群をキャッシュメモリ２０３にロードする。

【００１６】命令実行ユニット２０２は、読み出してき
た命令を実行し、その結果によって内部レジスタ２０４
にキャッスメモリ２０３の有効化又は無効化をセットす
る。もっとも、内部レジスタ２０４は、マイクロプロセ
ッサ２０２の他の内部状態によってもキャッシュメモリ
２０３の有効化又は無効化がセットされ得る。

【００１７】内部レジスタ２０４の出力はモード検出機
構２０５に導かれている。モード検出機構２０５には、
キャッシュ活性化端子２０６から供給される外部からの
キャッシュメモリ２０３に対する有効化又は無効化化の
指示も入力している。モード検出機構２０５の出力はキ
ャッシュメモリ２０３及びモード表示端子２０７に導か
れ、直ちに外部に表示される。モード表示端子２０７上
の信号は、キャッシュメモリ２０３が有効化されている
か否かを示すモード表示信号１０５としてトレースアナ
ライザ１０３に供給されている。トレースアナライザ１
０３は、モード表示信号１０５に応答してトレース方法
を決定し、プログラムの実行履歴をトレースメモリ１０
４に記録していく。

【００１８】デバッグの開始に先立って、トレースアナ
ライザ１０３はメインメモリ１０２内のプログラムを読
み込んで解析し、プログラムの静的な実行フローを得て
保持しておく。この実行フローは、具体的にはプログラ
ムカウンタの値に対応するメインメモリ１０２のアドレ
スや、分岐時の分岐先アドレスから成るが、命令実行の
結果により分岐先アドレスが決るような動的な分岐命令
にまで対処できるものではない。

【００１９】図１に示したトレースアナライザ１０３の
トレース動作を示すフローチャートである図３を参照し
て、本実施例の動作を説明する。

【００２０】（１）キャッシュメモリが有効でない場合 マイクロプロセッサ１０１はプログラムに従って命令を
実行するときに、その命令のアドレスとステータス信号
をそれぞれアドレスバスとステータス信号に出力し、メ
インメモリ１０２はこのアドレスバス上のアドレスに対
応するデータ（命令）をデータバスに出力する。マイク
ロプロセッサ１０１はこのデータバス上のデータを読み
込んで命令を実行する。

【００２１】トレースアナライザ１０３は、モード表示
信号１０５がキャッシュメモリ２０３の有効を表示して
いないので（図３のステップ３０１）、バスサイクルで
あり（ステップ３０２）、かつステータス信号が命令フ
ェッチである（ステップ３０３）ことを検知すると、ア
ドレスバス上のアドレスを観測し（ステップ３０４）、
トレースメモリ１０４に書き込む（ステップ３０５）こ
とにより命令のトレースを行なう。

【００２２】（２）キャッシュメモリが有効である場合 この場合には、キャッシュヒットが発生すると、マイク
ロプロセッサ１０１はメインメモリ１０２にアクセスし
ないため、トレースアナライザ１０３はバスを観測する
ことによって命令処理の進行を示す情報を知ることがで
きない。また、キャッシュミスヒットが発生してメイン
メモリ１０２にアクセスしても、マイクロプロセッサ１
０１はメインメモリ１０２からデータバスに読み出した
命令を直ちに実行するとは限らない。従って、トレース
アナライザ１０３は、以下のように、命令の種類に応じ
て、内蔵のプログラムカウンタ，前述の事前に得ている
実行フロー及び割込機構を使い分けることにより命令の
トレース方法を変更する。

【００２３】（２．１）命令が分岐しない場合 命令実行ユニット２０２は、内蔵のプログラムカウンタ
の値に従ってキャッシュメモリ２０３を順次に読み出
し、命令を実行していく。プログラムカウンタの値に対
応するメインメモリ１０２のアドレスは、事前に得てい
るっ実行フローから知ることができる。このプログラム
カウンタの値は、命令実行ユニット２０２内のプログラ
ムカウンタの値と同一に保たれていることは勿論であ
る。

【００２４】トレースアナライザ１０３は、モード表示
信号１０５と命令実行開始信号１０６が真（ステップ３
０６）で、かつ分岐命令発生信号１０７が偽である（ス
テップ３０７）ことを検知すると、プログラムカウンタ
をインクリメント（ステップ３０８）し、上述のように
して得たアドレスをトレースメモリ１０４に書き込む
（ステップ３０９）ことにより命令のトレースを行なう
ことができる。

【００２５】（２．２）命令が静的に決定できるアドレ
スに分岐する場合 命令が静的に決定できるとは、プログラムの解析による
その実行前に決定できることをいう。このようなアドレ
スにプログラムが分岐すると、処理の進行はそれまでの
プログラムカウンタの値とはかけ離れた値により行われ
る。従って、トレースアナライザ１０３は割込分岐発生
信号１０８が偽であることを検知すると（ステップ３１
０）、前述した事前に得ている実行フロー中の分岐先ア
ドレスをプログラムカウンタに移送し（ステップ３１
１）、トレースメモリ１０４に書き込む（ステップ３１
２）ことにより命令のトレースを行なうことができる。

【００２６】（２．３）命令が静的に決定できないアド
レスに分岐する場合 この場合には、トレースアナライザ１０３の内部には、
トレースすべきデータが存在しない。何故なら、事前に
得ている実行フローは、静的、すなわち予め分岐先アド
レスの判明している分岐命令にしか対応しないものであ
るからである。

【００２７】トレースアナライザ１０３は、割込分岐発
生信号１０８が真であることを検知すると（ステップ３
１０）、内蔵の割込機構によりマイクロプロセッサ１０
１に割込みを発生する（ステップ３１３）。そして、マ
イクロプロセッサ１０１内のプログラムカウンタの値
を、自らのプログラムカウンタにストアし（ステップ３
１４）、これに対応するメインメモリ１０２のアドレス
をトレースメモリ１０４に書き込む（ステップ３１５）
ことにより命令をトレースできる。この理解のために
は、割込分岐が発生すると、マイクロプロセッサ１０１
のプログラムカウンタには、割込み先アドレスが設定さ
れていることを想起すべきである。

【００２８】以上に説明した４つの場合の各最終ステッ
プ３０５，３０９，３１２及び３１５は、すてべフロー
チャートの先頭であるステップ３０１に回帰しているこ
とに留意する必要がある。すなわち、ステップ３０１に
おいて改めてキャッシュメモリ１０２が有効か否かが問
われているので、トレースの方法が動的に変更され得る
という特徴を有する。

【００２９】図４に示した本発明の第２のトレースシス
テムは、図１に示した第１のトレースシステムにおける
命令実行開始信号１０６，分岐命令発生信号１０７及び
割込分岐発生信号１０８を除去した構成となっている。
この結果、トレースアナライザ４０３は、キャッシュメ
モリの有効化が表示されたときにはトレースを中止する
ことになる。何故なら、トレースアナライザ４０３は、
キャッシュメモリが有効化されている場合のトレースに
必要な手掛となる情報を得られないからである。

【００３０】従って、トレースアナライザ４０３はより
簡単な構成でよいことになり、トレースアナライザ１０
３が有していたようなプログラムの事前解析機能等は不
要であり、図３のフローチャーもステップ３０１におい
て“Ｙ” ならばステップ３０１に戻る。また、マイク
ロプロセッサ４０１のブロック図は、図２に示したもの
と共通である。

【００３１】本実施例において、キャッシュメモリが有
効化されていない場合の動作は第１の実施例の動作と何
ら変るところがない。

【００３２】キャッシュメモリが有効化されると、トレ
ースは中止され、有効化されなくなると再びトレースが
開始される。つまり、キャッシュメモリが有効化である
間のトレースを中断することにより、トレースアナライ
ザ４０３の簡単化を図るのである。

【００３３】トレースを中断しても、中断の原因は明確
であるから、それから先のデバッグは比較的容易であ
る。これには、前述のトラップやシングルステップとい
った技法を用いてもよい。

【００３４】

【発明の効果】上述のとおり、本発明によると、マイク
ロプロセッサとトレースアナライザの僅かな変更のみ
で、マイクロプロセッサで実行されるリアルタイム性の
あるプログラムの正確なデバッグが容易に行なえるとい
う効果がある。

【図面の簡単な説明】

【図１】キャッシュメモリ内蔵型マイクロプロセッサと
本発明の第１の実施例のトレースアナライザとで構成す
る第１のトレースシステムのブロック図である。

【図２】図１に示したマイクロプロセッサのブロック図
である。

【図３】図１に示したトレースアナライザの動作を説明
するフローチャートである。

【図４】キャッシュメモリ内蔵型マイクロプロセッサと
本発明の第２の実施例のトレースアナライザとで構成さ
れる第２のトレースシステムのブロック図である。

【符号の説明】

１０１，２０１，４０１ マイクロプロセッサ １０２，４０２ メインメモリ １０３，４０３ トレースアナライザ １０４，４０４ トレースメモリ ２０２ 命令実行ユニット ２０３ キャッシュメモリ ２０４ 内部レジスタ ２０５ モード検出機構 ２０６ キャッシュ活性化端子 ２０７ モード表示端子

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 命令実行結果や内部状態によって、内蔵
   するキャッシュメモリの有効化又は無効化が設定される
   内部レジスタと、前記内部レジスタの保持内容により前
   記キャッシュメモリが有効化されているか否かを検出す
   るモード検出機構と、該モード検出機構の出力を外部に
   表示するモード表示端子とを有することを特徴とするキ
   ャッシュメモリ内蔵型マイクロプロセッサ。
2. 【請求項２】 前記モード検出機構に対して、外部から
   前記キャッシュメモリの有効化又は無効化を指示するた
   めのキャッシュ有効化端子を設けたことを特徴とする請
   求項１記載のキャッシュメモリ内蔵型マイクロプロセッ
   サ。
3. 【請求項３】 命令の実行開始，分岐の発生及び分岐先
   アドレスが静的に決定可能か否かをそれぞれ外部に表示
   するための複数の端子を備えることを特徴とする請求項
   １記載のキャッシュメモリ内蔵型マイクロプロセッサ。
4. 【請求項４】 前記モード表示端子上の信号に応答して
   前記マイクロプロセッサのトレースの方法を変更するこ
   とを特徴とする請求項１記載のマイクロプロセッサに対
   するトレースアナライザ。
5. 【請求項５】 予めプログラムを静的に解析した実行フ
   ローと、前記分岐先アドレスが静的に決定できない分岐
   の場合に割込みを発生する機構とを有し、前記モード表
   示端子上の信号が前記キャッシュメモリの有効化を表示
   すると前記命令の実行開始，分岐の発生及び分岐先アド
   レスが静的に決定可能か否かの表示を手掛りにして前記
   実行フローに基づき、又は前記割込み機構により、命令
   実行順序を動的に組み立てて前記マイクロプロセッサの
   トレースを行うことを特徴とする請求項３記載のマイク
   ロプロセッサに対する請求項４記載のトレースアナライ
   ザ。
6. 【請求項６】 前記モード表示端子上の信号が前記キャ
   ッシュメモリの有効化を表示すると、前記マイクロプロ
   セッサのトレースを中止することを特徴とする請求項１
   記載のマイクロプロセッサに対する請求項４記載のトレ
   ースアナライザ。