JP2002091795A - キャッシュ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 キャッシュメモリがアクセスされるアドレス
をキャッシュメモリ内に採取できるキャッシュ制御装置
を提供する。 【解決手段】 少なくとも一部の領域がアドレス情報記
録領域として使用される複数のキャッシュメモリ１０、
２０と、アドレス情報を格納する番地を示し、キャッシ
ュメモリヘのアクセスが発生したときに、次のアドレス
を示すアドレスカウンタ１５と、アドレス情報を採取す
ることを示すトレース信号が出力された時、アドレスカ
ウンタから出力されたアドレス情報をキャッシュメモリ
のアドレス端子に入力する切替え手段１１と、前記トレ
ース信号が出力された時、キャッシュメモリをアクセス
するアドレス情報をキャッシュメモリのデータ端子に入
力する切替え手段１２とを有し、前記アドレス情報記録
領域のアドレスカウンタ１５が示すアドレスヘ前記アド
レス情報を記録する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技衝分野】本発明は、コンピュータシス
テムのプログラム実行時のアドレス情報採取に係り、特
にキャッシュメモリのアドレスを採取するキャッシュ制
御装置に関する。

【０００２】

【従来の技術】プログラムが実行した命令のアドレス、
及びプログラムがアクセスしたデータのアドレスを記録
することにより、これらの情報を次のような様々な用途
に利用することができる。 （１）ソフトウェアのデバッグ （２）ハードウェアのデバッグ （３）性能評価 これらの目的において、アドレス情報は非常に有効な情
報である。

【０００３】上記（１）、（２）においては、ソフトウ
ェアやハードウェアがどの命令を実行したときに不具合
が発生したのか、どのデータをアクセスしたときに不具
合が発生したのか、また、どのような状況下（命令の実
行順序）において不具合が発生したのか容易に解析する
ことが可能となる。上記（３）においては、キャッシュ
のヒット率を計算し、適切なキャッシュサイズを決定す
るために利用できる。また、メモリシステムに要求され
るレイテンシやスループットを決定することにも利用可
能である。さらに、命令セットの最適化などプロセッサ
のアーキテクチャを決定するためにも利用することがで
きる。

【０００４】このアドレス情報を採取する方法には、以
下のようなハードウェアによる方法とソフトウェアによ
る方法がある。 （１）ハードウェアによるアドレス情報の採取 ＭＰＵチップにメモリインタフェースを追加し、ここに
接続されたメモリヘアドレス情報を記録する方法や、Ｍ
ＰＵチップ内にメモリを内蔵し、前記メモリにアドレス
トレース情報を記録する方法がある。 （２）ソフトウェアによるアドレス情報の採取 １命令実行するたびに例外を発生させ、例外ハンドラ内
でアドレストレース情報を記録する方法がある。

【０００５】

【発明が解決しようとする課題】アドレス情報をハード
ウェアで採取する場合、アドレス情報を格納するための
メモリをＭＰＵチップ外に接続する場合には、ピン数が
増え、さらに外部のメモリも必要となりチップ単価及び
製造コストが高くなる問題がある。さらに、プロセッサ
は高速に動作するためチップ外部のメモリへ高速にアク
セスする必要があり、技術的にも非常に難しい。また、
ＭＰＵチップにメモリを内蔵する場合には、チップの面
積が大きくなりチップ単価が高くなってしまう問題があ
る。また、ソフトウェアでアドレス情報を採取する場合
には、１命令実行するたびに例外を発生させ、その命令
のアドレスと命令を記録していくため、実行時間が非常
に長くなってしまう問題がある。

【０００６】本発明は、上記問題を解決するためになさ
れたもので、コストがかからず、アドレス情報採取中の
プログラム実行時間も変えずにアドレス情報を採取する
ことができるキャッシュ制御装置を提案することを目的
とする。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明のキャッシュ制御装置は、同時にリード／ラ
イト可能なポートを備え、または２以上のＲＡＭで構成
され、少なくとも一部の領域がアドレス情報記録領域と
して使用される複数のキャッシュメモリと、アドレス情
報を採取することを示すトレース信号と、前記アドレス
情報を格納する番地を示し、前記キャッシュメモリヘの
アクセスが発生したときに、次のアドレスを示すアドレ
スカウンタと、前記トレース信号が出力された時、前記
アドレスカウンタから出力されたアドレス情報を前記キ
ャッシュメモリのアドレス端子に入力する切替え手段
と、前記トレース信号が出力された時、前記キャッシュ
メモリをアクセスするアドレス情報を前記キャッシュメ
モリのデータ端子に入力する切替え手段とを有し、前記
キャッシュへメモリのアクセスが発生した時に、前記ア
ドレス情報記録領域の前記アドレスカウンタが示すアド
レスヘ前記アドレス情報を記録することを特徴とする。

【０００８】また本発明は、ソフトウェアまたはハード
ウェアによって値が設定可能なレジスタと、前記キャッ
シュメモリへのアクセスが発生したときの前記アクセス
情報と前記レジスタに設定された値を比較するための手
段とを有し、前記比較手段の比較結果が一致した場合に
のみ、前記アドレス情報を前記キャッシュメモリの前記
アドレス情報記録領域へ記録することを特徴とする。

【０００９】また本発明は、前記アドレスカウンタの値
が前記アドレス情報記録領域を超えたときに、例外処理
を発生する手段を更に具備することを特徴とする。さら
に、本発明は、キャッシュ動作中にエラーを検出した場
合、前記アドレス情報の採取を中断することを特徴とす
る。

【００１０】上記の構成により、キャッシュメモリとア
ドレス情報記録用メモリを兼用することにより、新たに
メモリを増設する必要がなく、簡単な論理を追加するだ
けて、アドレス情報を採取することが出来る。また、ア
ドレス情報を採取しないときには、通常のキャッシュメ
モリとして動作することから、プログラムの実行時間へ
の影響もない。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明のキ
ャッシュ制御装置の実施形態について説明する。

【００１２】図１は、本発明のキャッシュ制御装置の構
成を示すブロック図である。 実施形態で示した２ウェ
イセットアソシアテイブキャッシュを構成するＲＡＭ１
０、２０は、それぞれ１ポートのＲＡＭで構成され、Ｒ
ＡＭ１０、２０に対して同時にリード又はライトアクセ
スすることができる。ＲＡＭ１０、２０は、通常キャッ
シュメモリとして使用されるが、アドレス情報の採取を
行なうモードになった時には、一方のＲＡＭ（実施形態
ではＲＡＭ１０）にアドレス情報が記録される構成とな
っている。このため、ＲＡＭ１０には周辺回路として、
セレクタ１１、１２、１３、１４、アドレスカウンタ１
５、＋１回路１６、ＯＲゲート１７が設けられている。

【００１３】セレクタ１１には、プロセッサＭＰＵ（図
示せず）からのキャッシュアドレス情報とアドレスカウ
ンタ１５から出力されるアドレス情報が入力されてお
り、アドレス情報の採取モード時に有効となるアドレス
トレースイネーブル信号３０によって、いずれか一方が
選択される。即ち、アドレストレースイネーブル信号３
０が印加されたときは、アドレスカウンタ１５から出力
されたアドレス情報が選択され、印加されていないとき
（通常のキャッシュアクセスの場合）は、プロセッサＭ
ＰＵからのキャッシュアドレスが選択され、ＲＡＭ１０
のアドレス端子Ａ(0)に与えられる。なお、アドレス情
報の採取モードでは、キャッシュアクセスに応じてＯＲ
ゲート１７から出力される信号により、アドレスカウン
タ１５は次の格納アドレスを示すように＋１回路１６に
よって、アドレス情報が逐次更新される。

【００１４】セレクタ１２には、プロセッサからのライ
トデータと、キャッシュアドレスとが入力され、同じく
アドレストレースイネーブル信号３０によって、いずれ
か一方が選択される。即ち、アドレストレースイネーブ
ル信号３０が印加されたときは、プロセッサＭＰＵから
のキャッシュアドレスが選択され、印加されていないと
き（通常のキャッシュアクセスの場合）は、ライトデー
タが選択され、ＲＡＭ１０のデータ端子Ｄ(0)に与えら
れる。つまり、アドレスカウンタ１５によって指定され
るＲＡＭ１０のアドレスに、プロセッサＭＰＵからのキ
ャッシュアドレスがトレースされるように動作する。

【００１５】セレクタ１３には、”０”信号とリード信
号５０が入力され、同じくアドレストレースイネーブル
信号３０によって、いづれか一方が選択され、ＲＡＭ１
０のリード端子ＲＤに入力される。即ち、アドレストレ
ースイネーブル信号３０が印加されたときには、”０”
信号が選択され、ＲＡＭ１０に対し強制的にリード動作
を抑制する。

【００１６】セレクタ１４は、ライト信号４０とリード
信号５０とがＯＲゲート１７によってオアされた信号と
ライト信号４０が入力され、同じくアドレストレースイ
ネーブル信号３０によって、いづれか一方が選択され、
ＲＡＭ１０のライト端子ＷＲに入力される。即ち、アド
レストレースイネーブル信号３０が印加されたときに
は、ＯＲゲート１７からの信号が選択され、ＲＡＭ１０
に対しライト動作が行われるよう指定される。

【００１７】一方、ＲＡＭ２０には、ＲＡＭ１０に示し
た周辺回路はなく、プロセッサＭＰＵからのキャッシュ
アドレスがアドレス端子Ａ(1)に、ライトデータがデー
タ端子Ｄ(1)に、リード信号５０がリード端子ＲＤに、
ライト信号４０がライト端子ＷＲにそれぞれ直接供給さ
れるように構成されている。このＲＡＭ２０にもＲＡＭ
１０の周辺回路を付加することによって、同様にＲＡＭ
２０においてもアドレス情報の採取が行なえることは言
うまでもない。

【００１８】次に、上記構成のキャッシュ制御装置の動
作を説明する。実施形態のキャッシュ制御装置において
は、２ウェイセットアソシアテイブキャッシュを示し、
それぞれのウェイは異るＲＡＭ１０、２０で構成され、
アドレス情報採取モードでは、ＲＡＭ１０のデータ部を
アドレス情報記録領域として使用し、ＲＡＭ２０のデー
タ部を通常のキャッシュとして使用する。通常動作（ア
ドレス情報採取モードでない）時は、ＲＡＭ１０、２０
によって、２ウェイセットアソシアテイブキャッシュと
して動作する。

【００１９】アドレス情報採取モード時は、アドレスト
レースイネーブル信号３０が印加されることから、セレ
クタ１１ではアドレスカウンタＴＡから出力されるアド
レスが選択され、ＲＡＭ１０のアドレス端子Ａ(0)に供
給される。また、セレクタ１２ではプロセッサＭＰＵが
キャッシュメモリヘアクセスしたときのアドレスが選択
され、ＲＡＭ１０のデータ端子Ｄ(0)に供給される。そ
して、プロセッサＭＰＵがキャッシュＲＡＭ１０、２０
をアクセス（リードまたはライト）すると、ＯＲゲート
１７からリード信号５０およびライト信号４０のＯＲ信
号が出力され、その信号がセレクタ１４から選択されて
ＲＡＭ１０のライト端子ＷＲに供給される。これによ
り、ＲＡＭ１０はアドレスカウンタ１５によって指定さ
れるアドレス（アドレス情報記録領域の指定番地）にプ
ロセッサＭＰＵからのアドレス情報が書き込まれる。そ
して、アドレスカウンタ１５は＋１回路１６によって更
新され、次の書き込みアドレスを指定するように動作す
る。他方のキャッシュＲＡＭ２０は、通常動作と同じ
く、ＲＡＭ２０内のタグを読み出し、ヒット判定を行な
い、キャッシュへのアクセスを実行する。なお、キャッ
シュの判定回路や、その他の制御回路は本発明と直接関
係しないので省略されている。

【００２０】１回のアドレス情報の書き込みでアドレス
以外の情報も記録できる場合、同時にリード／ライト可
能なポートが３個以上ある場合、または、３個以上のＲ
ＡＭでキャッシュが構成されている場合などでは、アド
レス情報の他に、その時に読み出したデータや、書き込
んだデータ、及びヒット判定の結果、アクセスモード
（キャッシュ可能領域，カーネル／ユーザモード）など
の情報も同様に記録することができる。

【００２１】このアドレス情報の記録に際して、カーネ
ルまたはユーザモードの時だけトレースする方法や、プ
ログラムの実行ＩＤが一致するときだけトレースする方
法や、予め設定されたアドレスと一致するときだけトレ
ースする方法や、これらの組み合わせを適宜組合せてア
ドレス情報を記録するようにしてもよい。

【００２２】図２は、予め設定されたアクセス情報と一
致するときだけトレースする実施形態を示すもので、ソ
フトウェアまたはハードウェアによって値が設定可能な
レジスタ６０を設け、キャッシュメモリへのアクセスが
発生したときのアクセス情報とを比較器６１によって比
較し、レジスタ６０に設定された値とアクセス情報が一
致した場合、ＡＮＤゲート６２からアドレストレースイ
ネーブル信号３０が出力されるようにすることにより、
キャッシュＲＡＭ１０のアドレス情報記録領域へアドレ
ス情報のトレースを行なうようにする。レジスタ６０に
設定されるアクセス情報とは、プログラム実行ＩＤや、
特定アドレスや、ソフト動作モードなどである。

【００２３】これにより、マルチタスクシステムでは１
つのプログラムの実行が完了するまでの間に他のプログ
ラムも実行されるので、特定のプログラムだけのアドレ
ス情報を採取したい場合や、実行開始から完了までの他
のプログラム実行を含めてのアドレス情報を採取したい
場合、また、特定プログラムとＯＳ（カーネルモード）
で実行されたアドレス情報を採取した場合など、様々な
情況でアドレストレースが可能となる。

【００２４】また、ＡＮＤゲート６２の他の入力とし
て、キャッシュ動作中に検出されたアドレスエラー、パ
リティエラー、バスエラーなどのエラー信号をインバー
タ６３を介して入力することにより、上記エラーが検出
された場合は、ＡＮＤゲート６２からアドレストレース
イネーブル信号３０が出力されないようにして、アドレ
ス情報の採取を中断する。これにより、キャッシュＲＡ
Ｍ１０を解析することにより、エラーを検出した時点か
らさかのぼって、どのような命令が実行されたかを容易
に解析することが出来る。

【００２５】図３はキャッシュＲＡＭ１０にトレースし
たアドレス情報を他の記憶装置に移す場合の実施形態を
示すもので、アドレスカウンタ１５にオーバフローを検
出するオーバフロー検出回路６５を接続して、このオー
バフロー検出回路６５によってアドレスカウンタ１５が
オーバフローしたことを検出した時に、例外処理を発生
する発生手段６６を起動するように構成する。そして、
ソフトウェアは、例外処理が発生すると、キャッシュＲ
ＡＭ１０からトレースされたアドレス情報を読み出し、
主記憶装置やディスク装置などの記憶装置（図示せず）
にそのアドレス情報を格納する処理を実行する。これに
より、プログラム実行時のアドレス情報がキャッシュＲ
ＡＭ１０内の記憶領域に納まらない場合に、例外処理を
発生させて、トレースしたアドレス情報を他の記憶装置
に格納することにより、キャッシュＲＡＭ内の記憶領域
以上の膨大なアドレス情報を採取することが可能とな
る。

【００２６】

【発明の効果】本発明によれば、キャッシュメモリとア
ドレス情報記録用メモリを兼用することにより、新たに
メモリを増設する必要がなく、簡単な論理を追加するだ
けて、アドレス情報を採取することが出来る。また、ア
ドレス情報を採取しないときには、通常のキャッシュメ
モリとして動作することから、プログラムの実行時間へ
の影響もない。アドレス情報を採取する場合は、キャッ
シュサイズが半分になり、実行速度が少し低下するが、
ソフトウェアでアドレスを採取する方法に比べれば僅か
な低下である。

【図面の簡単な説明】

【図１】本発明のキャッシュ制御装置の構成を示したブ
ロック図。

【図２】本発明のキャッシュ制御装置に用いられるキャ
ッシュアクセス情報の比較に基づく、アドレストレース
イネーブル信号の発生を示すブロック図。

【図３】本発明のキャッシュ制御装置に用いられるアド
レスカウンタのオーバーフロー検出回路の構成を示した
ブロック図。

【符号の説明】 １０、２０…ＲＡＭ １２、１３、１４…セレクタ １５…アドレスカウンタ １６…＋１回路 １７…ＯＲゲート ３０…アドレストレースイネ
ーブル信号 ４０…ライト信号 ５０…リード信号 ６０…レジスタ ６１…比較器 ６２…ＡＮＤゲート ６３…インバータ ６５…オーバーフロー検出回路 ６６…例外処理発生手段

Claims (4)

【特許請求の範囲】
1. 【請求項１】 同時にリード／ライト可能なポートを備
   え、または２以上のＲＡＭで構成され、少なくとも一部
   の領域がアドレス情報記録領域として使用される複数の
   キャッシュメモリと、 アドレス情報を採取することを示すトレース信号と、 前記アドレス情報を格納する番地を示し、前記キャッシ
   ュメモリヘのアクセスが発生したときに、次のアドレス
   を示すアドレスカウンタと、 前記トレース信号が出力された時、前記アドレスカウン
   タから出力されたアドレス情報を前記キャッシュメモリ
   のアドレス端子に入力する切替え手段と、 前記トレース信号が出力された時、前記キャッシュメモ
   リをアクセスするアドレス情報を前記キャッシュメモリ
   のデータ端子に入力する切替え手段とを有し、 前記キャッシュへメモリのアクセスが発生した時に、前
   記アドレス情報記録領域の前記アドレスカウンタが示す
   アドレスヘ前記アドレス情報を記録することを特徴とす
   るキャッシュ制御装置。
2. 【請求項２】 ソフトウェアまたはハードウェアによっ
   て値が設定可能なレジスタと、 前記キャッシュメモリへのアクセスが発生したときの前
   記アクセス情報と前記レジスタに設定された値を比較す
   るための手段とを有し、 前記比較手段の比較結果が一致した場合にのみ、前記ア
   ドレス情報を前記キャッシュメモリの前記アドレス情報
   記録領域へ記録することを特徴とする請求項１記載のキ
   ャッシュ制御装置。
3. 【請求項３】 前記アドレスカウンタの値が前記アドレ
   ス情報記録領域を超えたときに、例外処理を発生する手
   段を更に具備することを特徴とする請求項１記載のキャ
   ッシュ制御装置。
4. 【請求項４】 キャッシュ動作中にエラーを検出した場
   合、前記アドレス情報の採取を中断することを特徴とす
   る請求項１記載のキャッシュ制御装置。