JP2965585B2

JP2965585B2 - キャッシュメモリ試験方式

Info

Publication number: JP2965585B2
Application number: JP1240607A
Authority: JP
Inventors: 和雄長堀; 哲彦廣瀬; 正則平野; 明上森
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1989-09-19
Filing date: 1989-09-19
Publication date: 1999-10-18
Anticipated expiration: 2014-10-18
Also published as: JPH03103953A

Description

【発明の詳細な説明】〔概要〕キャッシュメモリの記憶が正しく行われるかをチェッ
クするキャッシュメモリ試験方式に関し、タグメモリ、データメモリのチェックを完全に行うこ
とを目的とし、アドレスバスに出力されるアドレス値に対応したデー
タを記憶しているかをタグメモリから読出して一致検出
回路で比較し、一致している時にデータメモリのデータ
をデータバスに出力するキャッシュメモリにおいて、テ
ストすべきアドレスを記憶するアドレスレジスタと、前
記データメモリに加えるアドレスをアドレスバスか或い
はアドレスレジスタの出力かを選択する第１の選択手段
と、チェック時に該第１の選択手段をアドレスレジスタ
側に選択する選択信号を加える制御手段とを設けてなる
ように構成する。

〔産業上の利用分野〕

本発明は、キャッシュメモリに係り、更に詳しくはキ
ャッシュメモリの記憶が正しく行われるかをチェックす
るキャッシュメモリ試験方式に関する。

〔従来の技術〕

キャッシュメモリシステムは、大容量であるが低速な
主メモリをCPUからアクセスした場合に、高速に動作す
るように見せるメモリである。例えば主メモリに記憶し
てあるプログラムの一部の実行領域をキャッシュメモリ
に記憶させ、CPUはそのキャッシュメモリ内のプログラ
ムを読み出して実行する。このキャッシュメモリシステ
ムにおいては、主メモリのスピードは低速であるにもか
かわらず、その一部を高速アクセス可能なメモリに記憶
させるので全動作を高速化することができるという特徴
と有している。

第８図は従来のキャッシュメモリの構成図である。プ
ロセッサ（MPU）11はアドレスバス12とデータバス13に
接続しており、このアドレスバス12とデータバス13を介
してプログラムを読み出し実行する。図示しないがこの
実行においては、当然メモリやその結果を出力するI/O
装置がこのバスに接続している。プロセッサ11に接続し
ているこれらの装置において、主メモリが遅い場合に、
キャッシュメモリ14を設け、実行の高速化を図ってい
る。キャッシュメモリ14はタグメモリ15、一致検出回路
16、データメモリ17よりなっている。

アドレスバス12にはタグメモリ15が接続しており、そ
のタグメモリの出力は一致検出回路16に接続している。
一致検出回路16はアドレスバスに接続しており、アドレ
スバス12に出力されたアドレスに対応するデータ等がタ
グメモリ内に格納されているかを比較し、格納されてい
ると判断した時にデータメモリ17のデータが読み出され
る。そしてそのデータメモリ17内の記憶しているたとえ
ばプログラムをアドレスバス12から加わるアドレスで選
択し、データバス13に出力し、プロセッサ11は取り込み
実行する。

第９図はアドレスバス12上のアドレス値のビット構成
図である。アドレスバスはタグメモリ15の内容と比較す
るデータとして用いる18ビットのDATAと、タグメモリ15
のアドレスとして使用する10ビットのインデックス（IN
DEX）と、16ブロックのどのブロックを選択するかを指
示する４ビットのブロックビットとよりなっている。

アドレスビットの10ビット（INDEX）はタグメモリ15
に加わり、このタグメモリ15からインデックス（INDE
X）のアドレスに格納されているアドレスの内容が出力
され、一致検出回路16は上記タグメモリ15から出力され
た内容（タグ）と、アドレスバスより得たデータ（DAT
A）とが一致しているかを判別する。その判別において
一致していると判別した場合に、データメモリ17にデー
タバスへの出力許可信号を出力する。この時にデータメ
モリ17はアドレスバス12の10ビット（INDEX）によって
アドレスされ、そのアドレスで指示されたデータを出力
する。主記憶メモリに比べ、キャッシュメモリ14のデー
タメモリ17の記憶容量は小さいものであり、第10図に示
すように全アドレス空間に対して、データメモリ17が記
憶するプログラムやデータはそのごく一部の第10図にお
ける斜線部の部分である。なお、この斜線部の位置を変
更することは以下の手順で行われる。すなわち、上記一
致検出回路16において不一致と検出した場合、タグメモ
リ及びデータメモリに書き込み指示を与える。この時タ
グメモリのデータとしてアドレスバス12より得た18ビッ
ト（DATA）をタグとして与え、データメモリには主記憶
メモリよりMPUへ転送されるデータをデータとして与え
る。以上の手順により、データメモリ17にその変更した
データを記憶させることにより、任意のアドレス空間の
場所のプログラムをデータメモリに記憶することができ
る。

〔発明が解決しようとする課題〕

前述したようにキャッシュメモリシステムにおいて、
そのすべての動作をタグメモリ15とデータメモリ17の２
つのメモリによって決定づけられている。この一方のメ
モリの一部が不良であっても目的のキャッシュメモリと
しての動作はそこなわれるため、この２つのメモリの正
常性を確認しなければならない。

特に、データメモリ17は高速のメモリであるため、壊
れやすいという問題を有している。このためにも前述の
ように確実にタグメモリ15やデータメモリ17をチェック
しなければならない。しかしながら、キャッシュメモリ
は実メモリとは異なる構造となっているため、単にアド
レスを加え、そのアドレスに一時データを格納し、同様
にそのアドレスを与えて読み出すような１回のリード／
ライトの繰り返しによってメモリの動作をチェックする
ことはできない。なぜならばこの場合、主メモリの動作
を止めなければならなくなるがチェック用のプログラム
等も同時に読み出しが不可となりチェックが出来なくな
るためである。このため、従来のそのため以下の如くチ
ェック処理を行っていた。

主メモリを一旦読み出す。この時キャッシュメモリに
読み出したデータが格納される。

もう１度読み出す。でキャッシュメモリにデータが
格納されているので、キャッシュメモリの内容が読み出
される。

書き込みを行う。この時にはキャッシュメモリの内容
が変更される。

もう１度読み出し、不一致でないかチェックする。こ
の時にもキャッシュメモリの内容が読み出される。

もとの内容を書き込む。の書き込みでデータが変更
されているので、この書き込みでもとのデータにもど
る。

しかしながら、この方法では特にタグメモリに関して
完全なチェックを行うことができないという問題を有し
ていた。

本発明はタグメモリ、データメモリのチェックを完全
に行うことを目的とする。

〔課題を解決するための手段〕

第１図は本発明のブロック図である。

アドレスバス１に出力されるアドレス値に対応したデ
ータを記憶しているかをタグメモリ２から読み出して一
致検出回路３で比較し、一致しているときにデータメモ
リ４のデータ出力を許可してイネーブルするキャッシュ
メモリを前提としている。

アドレスレジスタ５はテストすべきアドレスを記憶す
る。

第１の選択手段６は前記データメモリに加えるアドレ
スをアドレスバスからの信号とするかあるいはアドレス
レジスタの出力とするかを選択する。

第２の選択手段８は前記タグメモリ２に加えるアドレ
スをアドレスバスからの信号とするかあるいはアドレス
レジスタの出力とするかを選択する。

第３の選択手段９は前記タグメモリ２の入力をデータ
バス側からとするかアドレスバス側からとするかを選択
し、かつデータバスに出力するか否かを選択する。

制御手段７はチェック時に第１の該選択手段６をアド
レスレジスタ側に選択する制御信号を加える。また前記
第２、第３の選択手段８、９の選択動作ならびに前記一
致検出回路３を制御する。

〔作用〕

第１の選択手段６アドレスバス１のアドレスを選択し
データメモリ４に加え、第２の選択手段８がアドレスバ
ス１のアドレスをタブメモリに加え、第３の選択手段９
がタグメモリの出力を一致検出回路３に加えている時に
はキャッシュメモリとして動作する。すなわちアドレス
バス１に加わっている値を第２の選択手段８が選択しタ
グメモリ２に加え、タグメモリ２はそのアドレスに対応
した記憶データを第３の選択手段９を介して一致検出回
路３に加える。そして、アドレスバス１の値と一致して
いるかを一致検出回路３は検出する。一致している場合
にはデータメモリ４は主メモリのキャッシュとしてコマ
ンド等を記憶しているので、データメモリ４はアドレス
バス１の第１の選択手段６で選択されたアドレスに対応
したデータをデータバス10に出力する。

前述の動作は、キャッシュメモリとしての動作であ
り、チェックを行う時には制御手段７が第１の選択手段
６、第２の選択手段８、第３の選択手段９等を切り換え
る。タグメモリ２のメモリが正常動作しているかを判別
する場合には、制御手段７は第２の選択手段８を切り換
えアドレスレジスタ５の出力をタグメモリ２に加える。
また、第３の選択手段９はタグメモリ２の出力をデータ
バス10に出力する。この選択切換えによってアドレスレ
ジスタ５で指示されるアドレスに対応したタグメモリの
内容がデータバス10に出力される。第３の選択手段９は
双方向であるので、例えばプロセッサからアドレスレジ
スタにチェックすべきアドレスを加え、書き込むべきデ
ータを第３の選択手段９を介してタグメモリ２に格納し
再度読み出すことによってタグメモリ２が正常であるか
を判断することができる。また、データメモリ４をチェ
ックする場合においては、アドレスレジスタ５を第１の
選択手段６が選択しデータメモリ４に加える。また、こ
の切り換えに対応し一致検出回路３からデータメモリ４
にイネーブルを出力する。

アドレスレジスタ５にデータメモリ４のアドレスを順
次格納するとともに出力し、そのアドレスに対してデー
タバス10を介してデータメモリ４にデータを格納し、再
度読み出す動作を繰り返すことによりデータメモリ４の
動作を確認することができる。

〔実施例〕

以下、図面を用いて本発明を詳細に説明する。

第２図は実施例のキャッシュメモリの構成図である。
アドレスバス20にはアドレスデコード回路21が接続して
いる。アドレスデコード回路21は例えば特定のアドレス
にデコードされており、（I/O空間でもよい）、特定の
アドレスがアクセスされた時にデータメモリチェック信
号（SRAMチェック信号）あるいはタグチェック信号を出
力し、また他のアドレスがアクセスされたにデータメモ
リチェック信号やタグチェック信号をリセットする。ま
ず、アドレスデコード回路21がデータメモリチェック信
号、並びにタグチェック信号を出力しない場合について
説明する。

選択回路22にはアドレスレジスタ24の出力とアドレス
バス20が接続されており、データメモリチェック信号が
加わらない場合にはアドレスバス20上のアドレス値を選
択出力しデータメモリ25に加える。選択回路27にもアド
レスレジスタ24の出力とアドレスバス20が前記選択回路
22と同様に接続されており、タグチェック信号が加わら
ない場合にはアドレスバス20上のアドレス値の選択しタ
グメモリ28に加える。一致検出回路26にはアドレスバス
20とタグメモリ28の出力が接続されており、選択回路27
がアドレスバス20を選択出力している時には従来のキャ
ッシュメモリとしての一致検出回路26と同様の動作をす
る。すなわちアドレスバス20からのアドレス値とタグメ
モリ28から出力され値がタグとして一致しているかを判
別し、一致している場合に選択回路23を介してデータメ
モリ25にイネーブル信号を加える。尚、選択回路23はデ
ータメモリチェック信号が加わらない場合には一致検出
回路26の出力をデータメモリ25に加える。

以上のような選択回路22,23,27の選択によってタグメ
モリ28、一致検出回路26、データメモリ25が動作し従来
のキャッシュメモリと同様の動作をする。

第２図における本発明の実施例のキャッシュメモリに
おいては前述したアドレスレジスタ24を有している。こ
れはアドレスデコード回路21とデータバス29に接続して
おり、アドレスデコード回路21でアドレスバス20から加
わるアドレス値が特定のアドレス（アドレスレジスタを
指示するアドレス）であった時にアドレスレジスタ24に
ライト或いはリード（リード／ライトは制御線によって
制御される）すなわちデータバス29のデータをデータメ
モリの測定すべきアドレスとして取り込んだり、出力す
る。

アドレスレジスタ24は記憶しているアドレス値を選択
回路22と選択回路27に出力している。MPUが特定のアド
レスをアクセスするとアドレスデコード回路21によって
データメモリチェック信号が出力され、選択回路22はア
ドレスレジスタ24の出力を選択出力しデータメモリ25に
加える。また、上記データメモリチェック信号が出力さ
れると選択回路23は一致検出回路26の出力に依存せず常
にイネーブル信号をデータメモリ25に加える。この選択
回路23のイネーブル信号の出力によってデータメモリ25
はイネーブルとなる。この時、選択回路22によって選択
されたアドレスレジスタ24のアドレス値がデータメモリ
25に加わっており、データメモリ25はこのアドレスレジ
スタ24で指示されるアドレス値に対応した記憶データを
データバス29に出力する。また、ライトの時にはデータ
バス29上のデータを取り込む。

アドレスレジスタ24に例えば順次データメモリ25にデ
ータを格納すべきアドレスを設定し、ライト／書込動作
によってデータメモリ25に特定のデータを書き込み、再
度アドレスレジスタ24を順次変化させてデータメモリ25
の内容を読み出し書き込んだデータと一致しているかを
確認することによって、データメモリ25の動作が正常で
あるかを検証することができる。すなわち、データメモ
リチェック信号が加わった時にはデータメモリ25は主メ
モリと同様の動作となり（アドレスレジスタ24を介して
はいるが）データメモリ25へのリード／ライトの動作の
繰り返しによってデータメモリ25の全てのビットの検証
を行うことができる。

一方、データメモリチェック信号がオフで、タグチェ
ック信号がオンであった場合、すなわちアドレスバス20
からタグチェック信号をオンとすべきアドレス値がアド
レスデコード回路21に加わった時には、選択回路27並び
に接続回路30にタグチェック信号が加わり、選択回路27
は出力をアドレスバス20上のアドレス値からアドレスレ
ジスタ24の出力を選択する。また、接続回路30はいまま
でタグチェック信号が加わらない場合にはオフであった
がこの時にデータバス29とタグメモリ28を双方向に接続
する。すなわちアドレスレジスタ24のアドレス値が選択
回路27を介してタグメモリ28に加わり、タグメモリ28か
らは接続回路30を介してデータバス29のデータを送受信
する。このタグチェック信号がオンの時には、前述した
データメモリチェック信号がオンと同様にアドレスレジ
スタ24のアドレス値によってタグメモリ28のアドレスが
設定され、接続回路30を介してタグメモリをアクセスす
ることができる。

すなわち、書き込みの時にはデータバス29からのデー
タを接続回路30を介してタグメモリに格納し、そのデー
タが適正に書かれたか否かを判断するため読み出す。こ
の繰り返しをアドレスレジスタ24を順次変化させること
によって全てのタグメモリのビットを検証することがで
きる。

タグチェック並びにデータメモリチェック信号が加わ
った場合にはアドレスレジスタ24内に格納されている例
えば“SSSS"なる値のアドレスが（第６図参照）アドレ
スで指示されるデータメモリ25やタグメモリ28内に試験
診断指示レジスタ内（例えばプロセッサ内に設けられて
いるレジスタ）に格納された値“ZZZZ"が格納され、ま
た読み出すことによって試験診断指示レジスタ内に格納
される。

尚、第６図における試験診断指示レジスタはプロセッ
サ内にあってもよく又図示しないが第２図におけるキャ
ッシュメモリ内に設けてもよい。

第３図は選択回路22、27の詳細な回路図である。アド
レスレジスタ24とアドレスバス20の信号がそれぞれアン
ドゲートAND1,AND2に加わっている。そして、アドレス
デコード回路21内に設けられたアドレスデコード回路の
試験診断指示（タグチェック信号やデータメモリチェッ
ク信号）がアンドゲートAND1にまたインバータINV1を介
してアンドゲートAND2に加わっている。アドレスデコー
ド回路21内のアドレスデコード回路21′が試験診断指示
として“0"を出力している時には、インバータINV1を介
してアンドゲートAND2に“1"が加わり、アンドゲートAN
D2がオンとなるアドレスバス20のアドレス信号をオアゲ
ートOR1を介してタグメモリ28やデータメモリ25に加え
る。また、アドレスデコード回路21′が特定アドレスを
検出し、試験診断指示として“1"を出力した場合、アン
ドゲートAND1がオンとなり、アドレスレジスタ24の出力
を選択してオアゲートOR1を介して出力する。すなわち
選択回路22,27は試験診断指示として“0"を出力すると
アドレスレジスタ24の出力を選択し、“1"を出力すると
アドレスバス20上のアドレス信号をタグメモリ28やデー
タメモリ25に加える。

第４図は選択回路23の詳細な回路図である。アドレス
デコード回路21内のアドレスデコード回路21″の出力で
ある試験診断指示と一致検出回路26の出力とがオアゲー
トOR2に加わっている。アドレスデコード回路21″のデ
コード値が試験診断指示として“0"を出力すると、通常
の一致検出回路26の出力がオアゲートOR2を介してデー
タメモリ25に加わることとなる。また、試験診断指示と
して“1"を出力するとオアゲートOR2に“1"が加わるの
でその出力も“1"となりオアゲートOR2を介して試験診
断指示をそのままデータメモリ25に加える。すなわちデ
ータメモリ25常にイネーブルとする。このイネーブルに
よって、チェック時にはデータメモリ25がタグメモリの
記憶データに依存せずにリード／ライト可能となる。

第５図は接続回路30の詳細な回路図である。アドレス
デコード回路21内のアドレスデコード回路21はタグチェ
ックを指示するアドレスが加わると試験診断指示である
タグチェック信号として“1"を出力する。この出力はア
ンドゲートAND3、AND4、AND5とインバータINV3に加わっ
ている。試験指示であった場合、すなわちタグチェック
信号として“1"が出力された場合、アンドゲートAND3,A
ND4,AND5はオンとなる。アンドゲートAND3の他方の入力
には読み出し／書き込み指示信号が加わっており、読み
出し時にはその信号が“1"となるので、トライステート
バッファTrB2のゲート入力には“1"が加わる。よっタグ
チェック時の読み出しではタグメモリに28からの出力を
データバス29へ出力する。読み出し時にはタグメモリ28
からのデータがトライステートバッファTrB2を介してデ
ータバスへ出力される。一方チェックのために書き込み
を行う場合には、読み出し／書き込み信号“0"が加わる
ので、インバータINV2を介してアンドゲートAND4に“1"
が加わる。アンドゲートAND4の他方には前述したように
試験診断指示すなわちタグチェック信号として“1"が加
わっているので、アンドゲートAND4の出力が“1"となり
オアゲートOR6を介してトライステートバッファTrB1の
ゲート入力に“1"を加え、トライステートバッファTrB1
をオンにする。なおこのときにはTrB2はオフとなる。一
方アンドゲートAND5にも入力の一方にはタグチェック信
号が加わり、他方はデータバス29に接続されている。よ
ってタグチェック信号として“1"が加わったときにはデ
ータバス29からの信号はアンドゲートAND5を介してさら
にはオアゲートOR5を介してトライステートTrB1に出力
され、書き込み時にはトライステートバッファTrB1から
タグメモリ28へ出力される。以上のようにしてデータバ
ス29からのデータが書き込み時にタグメモリ28に加わ
る。

タグチェック信号が出力されているときには一致検出
回路26は動作しないので、データメモリ25は不動作とな
り、リード・ライトに対応してトライステートバッファ
TrB1、TrB2等を介してデータバス10にタグメモリ２のデ
ータポートが電気的に接続されることとなる。

一方、キャッシュメモリとして動作している場合には
タグチェック信号は“0"であり、アンドゲートAND3、AN
D4、AND5はオフとなる。これに対しタグチェック信号が
加わっているインバータINV3の出力は“1"となり、この
インバータINV3の出力が加わっているアンドゲートAND6
はオンとなり、アドレスバス20より加わるアドレス値を
オアゲートOR5を介してトライステートバッファTrB1に
加え、トライステートバッファTrB1はタグメモリ28へア
ドレスバス20よりの信号すなわちアドレス値のDATA部18
ビットを出力する。タグメモリ28には図示しないが読み
出し／書き込み指示が加わわっており、不一致のときに
は書き込み指示が加わり、トライステートバッファTrB1
から加わる上記アドレス値のDATA部18ビットをタグとし
て取り込む。すなわちインデックスに対応するタグメモ
リ28内の位置にアドレスバスより加わる18ビートのDATA
を格納する。通常動作時にはタグメモリ28は読み出し動
作をしており、タグメモリ28から一致検出回路26へアド
レスバス20より出力されたインデックスに対応するデー
タを出力し、一致検出回路26はアドレスバス20内の18ビ
ットのDATAと比較する。そして一致している場合には選
択回路23からデータメモリ25をイネーブルする。一致検
出回路26は出力にラッチ回路を有しており、タグメモリ
28にデータが格納されているか否かを判別するタイミン
グによってその結果を出力し特定周期保持する。この保
持によってもし不一致が発生した場合にはオアゲートOR
6にインバータINV4の出力すなわち“1"が加わりその結
果としてトライステートバッファTrB1をオンとし、この
ときタグチェック信号は“0"であるのでインバータINV3
で“1"となってアンドゲートAND6、オアゲートOR5を介
してアドレスバス20の18ビットのDATAをトライステート
バッファTrB1を介してタグメモリ28に出力する。このと
き不一致であるときにはタグメモリへは書き込み信号が
加わっておりこの書き込みによってアドレスバス20の28
ビットDATAを格納する。

前述した第２図における本発明の実施例においては、
アドレスレジスタ24はタグメモリ28並びにデータメモリ
25チェックする場合に同一のものを使用していた。なお
これは別々にすることも可能であり、アドレスレジスタ
24と同様のアドレスレジスタ24′を追加し、点線のごと
く選択回路27に加えデータメモリの検証とタグメモリの
検証のアドレスレジスタを別にして同時にチェックする
ことも可能である。

また、第２図においては、１個のアドレスレジスタ24
のアドレス値に対し、タグメモリ28、データメモリ25の
１アドレスのデータ記憶をチェックしているが、これに
限るものではない。

第７図は本発明の他の実施例の構成図である。アドレ
スレジスタ24の出力を＋１回路31並びに−１回路32に加
え、３個のアドレスを同時に発生している。そして−１
回路32、＋１回路31、アドレスレジスタ24のそれぞれの
出力をアンドゲートAND10、AND11、AND12に入力し、さ
らにアドレスデコード回路21のデコード出力をアドレ
スレジスタ24からのアドレス値をＹとするとアドレス＝
Ｙ＋１の時アンドゲートAND12に、アドレス＝Ｙの時ア
ンドゲートAND11に、アドレス＝Ｙ−１の時アンドゲー
ト10に入力している。１個のアドレス値をアドレスレジ
スタ24に設定して、３個のアドレスを発生し、アンドゲ
ートAND10、AND11、AND12が順次オンとなり、３個のア
ドレスを順次出力する。アンドゲートAND10、AND11、AN
D12の出力オアゲートOR4に加わっており、このオアゲー
トによって前述の３個のアンドゲートの出力がデータメ
モリ25、タグメモリ28に加わる。なおこのときアドレス
デコード21の３個の出力はオアゲートOR3を介して例
えばデータメモリチェック信号やタグチェック信号とす
る。またさらに、オアゲートOR3の出力はインバータINV
5を介してアンドゲートAND13に入力されている。アドレ
スデコード回路21の３個の出力が共に“0"であった場
合、オアゲートOR3の出力は“0"であるので、インバー
タINV5は反転して“1"とし、アンドゲートAND13をオン
とする。アンドゲートAND13のオンによりアドレスバス2
0のアドレス値をアンドゲートAND13並びにオアゲートOR
4に介してメモリデータメモリ25やタグメモリ28に加え
ている。

以上のような構成にすることにより、複数のアドレス
をアドレスレジスタ24の１回の設定によって行うことが
できる。すなわち、アンドゲートデコード21の出力が
すべて“0"の時には検証ではないので、アンドゲートAN
D13を介してアドレスバス20上のアドレス値をデータメ
モリやタグメモリに加えている。選択回路22、27を以上
の構成とすることによって１回のアドレスレジスタ24の
書き込みによって複数のアドレスを検証することができ
る。

〔発明の効果〕

以上述べたように本発明によれば、タグメモリやデー
タメモリを各ビット単位等によって確実に検証すること
ができる。

【図面の簡単な説明】

第１図は本発明のブロック図、第２図は実施例のキャッシュメモリの構成図、第３図、第４図は選択回路の詳細な回路図、第５図は接続回路の詳細な回路図、第６図はメモリのアクセスの説明図、第７図は第２の実施例の構成図、第８図は従来のキャッシュメモリの構成図、第９図はアドレスバスのビット構成図、第10図はキャッシュメモリシステムの中にデータが入っ
ている場合をアドレス空間で示した図である。１……アドレスバス、２……タグメモリ、３……一致検出回路、４……データメモリ、５……アドレスレジスタ、６……第１の選択手段、７……制御手段、８……第２の選択手段、９……第３の選択手段、 10……データバス．

───────────────────────────────────────────────────── フロントページの続き (72)発明者平野正則東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (72)発明者上森明東京都千代田区内幸町１丁目１番６号日本電信電話株式会社内 (56)参考文献特開昭57−94991（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 12/16 G06F 12/08

Claims

(57)【特許請求の範囲】

【請求項１】アドレスバス（１）に出力されるアドレス
値に対応したデータをデータメモリ（４）に記憶してい
るかをタグメモリ（２）から読出して一致検出回路
（３）で比較し、一致している時にデータメモリ（４）
のデータをデータバスに出力するキャッシュメモリにお
いて、テストすべきデータメモリ（４）のアドレスを記憶する
アドレスレジスタ（５）と、前記アドレスバス（１）に出力されるアドレス値より前
記テストすべきデータメモリ（４）のアドレスを求めて
前記アドレスレジスタに記憶させるアドレスデコード手
段と、前記データメモリ（４）に加えるアドレスを、アドレス
バスから入力するか或いはアドレスレジスタの出力から
入力するかを選択する第１の選択手段（６）と、チェック時に該第１の選択手段（６）をアドレスレジス
タ側に選択する選択信号を加える制御手段（７）とを設
けてなることを特徴とするキャッシュメモリ試験方式。
【請求項２】アドレスバス（１）に出力されるアドレス
値に対応したデータをデータメモリ（４）に記憶してい
るか判別するために設けられたタグメモリ（２）から読
出された出力を一致検出回路（３）で比較し、一致して
いる時にデータメモリ（４）のデータをデータバスに出
力するキャッシュメモリにおいて、テストすべきタグメモリ（２）のアドレスを記憶するア
ドレスレジスタ（５）と、前記アドレスバス（１）に出力されるアドレス値より前
記テストすべきタグメモリ（２）のアドレスを求めて前
記アドレスレジスタに記憶させるアドレスデコード手段
と、前記タグメモリに加えるアドレスを、アドレスバスから
入力するか或いはアドレスレジスタから入力するかを選
択する第２の選択手段（８）と、前記タグメモリ（２）
の出力を一致検出回路（３）に加えるか、データバス
（10）に加えるかを選択する第３の選択回路手段（９）
と、チェック時に前記第２の選択手段（８）でアドレスレジ
スタを選択し、前記第３の選択手段（９）でデータバス
を選択する制御手段（７）とを設けてなることを特徴と
するキャッシュメモリ試験方式。