JPH02113492A - 条件書き込み手段を有するランダム・アクセス・メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明は、概して集積回路に関し、特に書き込みサイク
ルを途中で安全に終結させる条件釦ぎ込み手段を有する
ランダム・アクセス・メモリに関する。

［従来の技術］ ランダム・アクビス・メモリ（ＲＡＭ）ｌ置には、それ
ぞれ２進ビット（デイジット）のデータ（情報）を記憶
するための２安定状態を有づるメモリ回路のアレーが備
えられている。更に、ランダム・アクセス・メモリ装置
には、種々のセルをインデックスするデコード回路が含
まれる。更にランダム・アクセス・メモリ装置には、イ
ンデックスしたセル（複数のセル）にデータを書き込む
回路と、インデックスしたセル（複数のセル）から記憶
したデータを読み出す回路とが含まれている。

残念ながら、種々の伝搬及びスイッチング遅延のために
、ランダム・アクセス・メモリ装置に新しい情報を書き
込み、またこれより記憶した情報を読み出すためにはあ
る時間を必要とする。更に、大抵のデバイスでは書き込
みが破壊的に行なわれるために、−旦書き込みサイクル
が開始されると、データが破壊されていることはないと
判断して、途中で打ち切ることができない。

システム・パフォーマンスを４善するために、頻繁に用
いられるデータを記憶するために、比較的に大規模であ
るが、比較的に遅いメイン・メモリを、比較的に小規模
だが比較的に高速のキャシュ・メモリにより支援するこ
とがしばしば行なわれる。ある実施例（直接マツブト・
キャシュ・メモリと呼ぶ）では、キャシュ・メモリがそ
れぞれデータ部及びタグ部と呼ぶ２つの部分に分割され
る。各部分はメイン・メモリをインデックスするために
用いられるアドレスの下位ビット（のみ）によりインデ
ックスされるように構成される。更に、データ部はメイ
ン・メモリのインデックス位置に記憶されている同一ワ
ード（複数ビット）のデータを記憶するように構成され
る。また、タグ部はインデックス位置に、タグと呼ばれ
るメイン・メモリのアドレスの他のビット（複数の上位
ビット）を記憶するように構成される。

キャシュ・メモリには、そのキＡ７シユ・メモリのタグ
部から読み出した各タグと（現在）アドレスのタグ部と
を比較するように構築されたコンパレータも備えられて
いる。更に、キャシュ・メモリにはなんらかの制御回路
が備えられている。この制御回路はキャシュ・メ七りの
タグ部を初期化によりクリア（０）するように構築され
ている。

更に、制御回路は、ワードのデータを読み出したときに
、キャシュ・メモリのタグ部のインデックス位置に記憶
されているタグを読み出し、（現在）アドレスのタグ部
と比較する。両タグが一致しないときは、キャシュ・ミ
スと呼ばれ、必要どするワードのデータがキャシュ・メ
モリのデータ部に現在記憶されていない。この場合には
、！ＩＩ　’ｍ回路は（比較的に遅い）メイン・メモリ
からワードのデータを読み出す。更に、１ｉＩＩ１１１
回路はキャシュ・メ七りのデータ部のインデックス位置
で（メイン・メモリから読み出した）ワード・データを
記憶し、またキャシュ・メモリのタグ部のインデックス
位置に現在のタグを記憶する。２つのタグが同一のとき
は、これをキャシュ・ヒツトと呼び、必要とするデータ
・ワードがキャシュ・メモリのデータに現在記憶されて
いる。この場合には、υ制御回路は（比較的に遅い）キ
ャシュ・メモリ（のデータ部）からワード・データを読
み出す。

更に、通常、制御回路は、書き込み完了と呼ばれるもの
を実行するように構築される。特に、ワードのデータを
書き込んだどきは、キャシュ・メモリのタグ部のインデ
ックス位置に記憶したタグを読み出して（現在）アドレ
スのタグ部と比較する。両タグが同一であったときはく
通常は両タグが同一であったときにのみ）、ｔ、１ｌｔ
１１回路はインデックスされたキャシュ・メモリのデー
タ部の位置にワードのデータを記憶する。勿論、いずれ
の場合もワードのデータはメイン・メモリのインデック
ス位置に記憶される。（通常、アドレス及びデータ・ワ
ードが記憶されるので、他の処理がデータ・ワードを（
比較的に遅い）メイン・メモリに記憶している間に、実
行することは可能である。）書き込みサイクルを途中で
安全に中断するいくつかの手段がない場合、キャシュ・
メモリへの書き込みに完全な２サイクルを必要とするこ
とに注意することが重要である。特に、読み出しサイク
ル（キャシュ・メモリのタグ部のインデックス位置に記
憶されているタグを読み出して、（現在）アドレスのタ
グ部と比較するための読み出しサイクル）は、書き込み
サイクル（キャシュ・メモリのインデックス位置のデー
タ部にデータ・ワードを記憶するための書き込みサイク
ル）の前に、終了しなければならない。

条件書き込み手段を有する同期ランダム・アクセス・メ
モリ装置は、ＩＤＴ７１５０１Ｓと呼ばれるＣＭＯ８同
期ＲＡＭ６４Ｋ　（１ビットによる６４Ｋ）と題し、１
９８７年１２月付けでインテグレーテッド・デバイス・
テクノロジー社（Ｉｎｔｅｇｒａｔｅｄ　　Ｄｅｖｉｃ
ｅ　　丁ｅｃｈｎｏｌｏｇｙ　　　Ｉｎｃｏｒｐｏｒａ
ｔｅｄ）の予備応用ノートに開示されている。このデバ
イスは、第１図に全体を番号１００により表わす図に示
されており、多数の外部発生の信号の状態を記憶するよ
うに構築された多数のバイブ・ライン・レジスタ（フリ
ップ・フロップ）を有するものが示されている。特に、
装δ１００は１６ｆｌ！のＤ型フリップ・フロップ（図
示していない。）を用いたアドレス・レジスタ１０２を
有する。アドレス・レジスタ１０２の各フリップ・７０
ツブは、そのデータ入力が１６本のアドレス・バス１０
４の各線に接続されて外部発生の１６のインデックス信
号のうちの各−信号を受け取り、そのクロック入力が線
１０６に接続されて外部発生のクロッキング信号を受け
取り、かつそのデータ出力が１６本のバス１０８の各線
に接続された構成を有する。外部発生のチップ選択信号
の状態（活性のときにロー・レベル）を記憶するために
、他のＤ型フリップ・フロップ（レジスタ）１１２が備
えられている。Ｄ型フリップ・７０ツブ１１２は、その
データ入力が線１１４に接続されて外部発生のチップ選
択信号を受け取り、そのりＯツク入力が線１０６に接続
されて外部発生のチップ選択信号を受け取り、そのデー
タ出力が［１１１８に接続された構成を有する。外部で
発生され、１ビットのデータを表わす信号の状態を記憶
するために、Ｄ型フリップ・フロップ１２２（レジスタ
）が備えられている。Ｄ型フリップ・フロップ１２２は
、そのデータ入力が線１２４に接続されて外部発生のデ
ータ信号を受【ノ取り、そのクロック入力が線１０６に
接続されて外部発生のクロッキング信号を受け取り、そ
のデータ出力が線１２８に接続された構成を有する。最
後に、外部発生の書き込み（読み出し／書き込み）イネ
ーブル信号の状態（活性のときにロー・レベル）を記憶
するためにＤ型フリップ・フロップ１３２が備えられて
いる。

Ｄ型フリップ・７０ツブ１３２は、そのデータ出力が線
１３４に接続されて外部発生の書き込みイネーブル信号
を受け取り、そのクロック入力が線１０６に接続されて
外部発生のクロッキング信号を受け取り、かつそのデー
タ出力が線１３８に接続されＩこ構成を有する。

更に、図示の装Ｖ！ｉ　ｏｏには、ランダム・アクセス
・メモリ・セルの１×６４にのアレー１４０（及び関連
する制御ロジック）が備えられている。

アレー１４０は、各１６個のアレー・アドレス入力が１
６本のバス１０８のうちの−っにそれぞれ接続され、ア
レー・チップ選択入力（活性のときにロー・レベル）が
線１１８に接続され、かつアレーデータ入力（活性のと
きにロー・レベル）が１ｉ１１２８に接続され、アレー
書き込み（読み出し／廂き込み（イネーブル入力（活性
のときにロー・レベル）が線１３８に接続され、アレー
・データ出力が線１４８に接続された構成を有する。

最俊に、図示の装ｗ１１００は、他のフリップ・フロッ
プ、一対の１」連ゲート、及びバッファにより構築され
たパイプ・ライン・レジスタ（フリップ・フロップ）を
備え、アレー１４０が発生したデータ信号の状態を記憶
して１出力信号を発生する。特に、アレー１４０のデー
タ信号の状態を記憶するために、図示の装置１００はＤ
型フリップ・７０ツブ（レジスタ）１５ｏを備えている
。Ｄ型フリップ・フロップ１５０は、そのデータ入力が
１ｌａ１４８に接続されてアレー１４０が発生したデー
タ出力信号を受け取り、そのクロック入力が線１０６に
接続されて外部発生のクロッキング信号を受け取り、か
つそのデータ出力が線１５８に接続された構成を有する
。Ｄ型フリップ・フロップ１５０が記憶したデータ出力
信号をバッファリングするために、バッファ１６０が備
えられている。バッファ１６０は、そのバッファ・デー
タ入力が［１１５８に接続されて記憶したデータ出方信
号を受け取り、そのバッファ・イネーブル入力が線１６
４に接続されて出力イネーブル信号を受（プ取り、かつ
そのバッファ・データ出力が線１６８に接続された構成
を有する。真（否定でない）入力、及び否定入力を有す
る２人力ＡＮＤゲート１７ｏを備えている。２人力ＡＮ
Ｄゲート１７０は、否定ゲート入力が線１１８に接続さ
れて記憶したチップ選択信号を受け取り、真のゲート入
力が線１３８に接続されて記憶した書ぎ込みイネーブル
信号を受け取り、ゲート出力が線１７８に接続された構
成を有する。Ｄ型フリップ・７０ツブ（レジスタ）１８
０が備えられており、そのデータ入力が線１７８に接続
されて２人力ＡＮＤゲート１７０が発生した信号を受け
取り、そのクロック入力が線１０６に接続されて外部発
生のクロッキング信号を受け取り、データ出力が１１１
８８に接続されている。最後に、他の２人力ＡＮＤゲー
ト１９０が備えられており、真（否定でない）入力及び
否定入力を有する。２人力ＡＮＤゲート１９０はその真
の入力が線１８８に接続されてＤ型フリップ・フロップ
１８０が発生した信号を受け取り、その否定入力が線１
９４に接続されて外部発生の出力イネーブル信号を受け
取り、そのゲート出力が［１１６４に接続されている。

これによって２人力ＡＮＤゲート１９０はバッファ１６
０の出力イネーブル信号を発生している。（勿論、イン
バータを用いて真（否定でない）入力を否定入力に変換
してもよい。） 線１０６を介する外部発生のクロッキング信号により定
められた時点の館に、装置ｉｏｏが線１３４を介する外
部発生の書き込みイネーブル（Ａ号（又は外部発生のＩ
！１１１１４上のデツプ選択信号）の状態を適当に変化
させることにより、装＠１００に記憶したデータが破壊
されていないと判断して書き込みサイクルを途中で終結
することができる。しかし、残念ながら、装置１００は
読み出し処理で１以上のサイクルを必要とする。（第１
サイクルにおいて、外部発生の信号（バス１０４上の外
部発生のアドレス４ｇ号を含む。）は、入力レジスタ（
アドレス・レジスタ１０２を含む。）に記憶されている
。次の（第２の）サイクルにおいて、ランダム・アクセ
ス・メモリ・アレー１４０が［１１４８上に発生したデ
ータ信号の状態がフリップ・フロップ（レジスタ）１５
ｏに記憶される。

バッファ１６０が発生した信号の状態は、第２サイクル
の優、線１０６に外部発生のクロッキング信号により定
められた時点の次の時点でのみ、アレー１４０のインデ
ックス位置に記憶されたデータを表わしている。）更に
、装置１００は特殊なりロラーにング信号（ｌＱ１０６
に外部発生の信号）を必要とする。

［発明が解決しようとする課題］ 従って、本発明の第１の目的は、読み出し処理に多数の
サイクルを必要としない書き込みサイクルを途中で安全
に終結さ往る条件書ぎ込み手段を有するランダム・アク
レス・メモリ装置を提供することにある。

本発明の他の発明は、０ＭＯ８技術を用いて一つのデバ
イスに集積するのに好適な条件書き込み手段を有するラ
ンダム・アクヒス・メモリ′Ｉ装置を提供することにあ
る。

更に、本発明の他の目的は、比較的にＷＪ単かつ安価な
条件書き込み手段を備え、集積されたランダム・アクセ
ス・メモリ装置を提供することにある。

要約すると、本発明により条件書き込み手段を有するラ
ンダム・アクセス・メモリ装置の現在好ましいとづる実
施例には、複数のマルチプレクサと、複数のレジスタと
を有する。これらのレジスタは、書き込みサイクルにお
いて外部発生のアドレス信号及びデータ信号を記憶し、
かつ次の書き込みサイクルにおいて当該レジスタに記憶
したアドレスにより当該レジスタに記憶したデータをラ
ンダム・アクセス・メモリ・アレーに記憶づるように構
築される。各レジスタに記憶されたアドレスと現在アド
レスとを比較するように構築されたコンパレータが備え
られる。更に、マルチプレクサが備えられ、読み出しサ
イクルにおいて現在アドレスがレジスタに記憶したアド
レスと異なるときは現在アドレスによるデータをランダ
ム・アクセス・メモリ・アレーから読み出し、かつ読み
出しサイクルにおいて現在アドレスがレジスタに記憶し
たアドレスと一致したときはレジスタに記憶したデータ
を読み出すように構築される。

本発明のこれらの目的及び他の目的は、図面に示した本
発明の現在好ましいとする実施例の詳細な説明を読むこ
とにより、当該技術分野に習熟する者には明らかなもの
となるであろう。

［実施例］ 本発明による条件書き込み手段を有するランダム・アク
セス・メモリ装置の現在好ましいとする実施例が第２図
に示されており、番号２００により全体的に表わされて
いる。図示の装！２００は、マルチプレクサ２１０．　
Ｉき込みアドレス・レジスタ２１２、マルチプレクサ２
１４、コンパレータ２１６を崗えている。マルチプレク
サ２１０は、バス２２０を介し、１４本の各信号線それ
ぞれに発生ずるように構築される。これらのイＲ＠は、
外部発生の線２２６上のデツプ・イネーブル信号の状Ｒ
（活性のときにロー・レベル）に応答して選択さ、れ、
１４本の外部アドレス・バス２２４を介する外部発生、
又は１４本の内部アドレス・バス２２４を介する内部発
生の１４信号のうちの対応する１信号と同一状態を有す
る。他の実施例では、マルチプレクサ２１０は、７４Ｆ
１５７型により共通表示されたデバイスの４回路２人力
１出力のデータ・セレクタ／マルチプレクサを用いる。

このデバイスは、各六入力がそれぞれ１４本の外部アド
レス・バス２２２のうちの一つに接続され、各Ｂ入力（
１６本のうちの対応する１４本）がそれぞれ１４本の内
部アドレス・バス２２４のうちの各−つに接続され、出
力（１６本のうちの対応する１４本）　（Ｙ）がそれぞ
れ１４本のバス２２０のうちの対応する一つに接続され
、各選択入力（Ｓ）（４）（活性のときにロー・レベル
）が線２２６に接続された構成を有する。（各ストロー
ブ入力（Ｇ）（活性のときにロー・レベル）はロー・ロ
ジック電位に接続されている。）書き込みアドレス・レ
ジスタ２１２は外部的に発生した線２３０上の四ぎ込み
イネーブル信号（ロー・レベルからハイ・レベルへの遷
移）により定められた多数の各時点でバス２２０の１４
本上に発生した１４信号の各状態を記憶し、かつ記憶し
た状態のうちの対応する一つを有づる信号を内部アドレ
ス・バス２２４の各１４本に発生するように＠築されて
いる。他の実施例において、書き込みアドレス・レジス
タ２１２は、７４Ｆ３７４型８回路［）　ＪＩ１４ポジ
ティブ・エッヂ・トリガ・フリップ・フロップにより共
通表示された２デバイスを用いる。このデバイスは、各
データ入力（Ｄ）（１６人力のうちの１４人力）がバス
２２０の１４木のうちの対応する一つに接続され、各出
力（Ｑ）（１６出力のうちの１４出力）が内部アドレス
・バス２２４の１４木のうちの一つに接続され、各クロ
ック入力（２）が線２３０に接続された構成を有する。

（２つの出力コントローラ人力（活性のときにロー・レ
ベル）はそれぞれロー・ロジック・レベル電位に接続さ
れる。）マルチプレクサ２１４は、１４本のバス２３４
のそれぞれに信号を発生するように構成される。

それらの各信号は、線２３０上に外部発生の書き込みイ
ネーブル信号の状８（活性のときにロー・レベル）に応
答して選択される１４本の内部アドレス・バス２２４を
介する内部発生、又は１４本の外部アドレス・バス２２
２を介する外部発生の１４信号のうちの対応する一つと
同一の状態を有する。他の実施例において、マルチプレ
クサ２１４は、７４Ｆ１５７型４回路２人力１出力のデ
ータ・セレクタ／マルチプレクサにより共通表示された
４デバイスを用いる。このデバイスは、六入力（１６人
力のうちの１４人力）がそれぞれ１４本の内部アドレス
・バス２２４のうちの各−つに接続され、Ｂ入力（１６
木のうちの対応する１４本）がそれぞれ１４本の外部ア
ドレス・バス２２２のうちの各−つに接続され、出力（
１６木のうちの対応する１４本）　（Ｙ）がそれぞれ１
４本のバス２３４のうちの各−つに接続され、各選択入
力（Ｓ）（４）（活性のときにロー・レベル）が＄ｉ！
２３０に接続された構成を有する。各ストローブ入力（
４つの（活性のときにロー・レベル）（Ｇ）がそれぞれ
ロー・ロジック電位に接続される。） コンパレータ２１６は、１４木の内部アドレス・バス２
２４を介する内部発生の１４信号の状態と、１４本の外
部アドレス・バス２２２を介する外部発生の１４信号の
うちの対応する一つの状態とを比較して、内部アドレス
・バス２２４の信号の状態が外部アドレス・バス２２２
のものと一致したことを表わす状態信号を線２３８上に
発生するように構成されている。他の実施例において、
コンパレータ２１６は７４Ｆ５２１型８ビット等価コン
パレータにより共通表示された２つのデバイスである。

このデバイスは、Ｐ入力（１６木のうちの１４本）がそ
れぞれ１４木の内部アドレス・バス２２４のうちの各−
つに接続され、Ｑ入力（１６本のうちの１４本）がそれ
ぞれ１４木の内部アドレス・外部アドレス・バス２２２
のうちの各−つに接続され、当該デバイスの一方の出力
（ＰはＱに等しい。）が線２３８に接続されている。当
該デバイスの他方（第２）の出力（ＰはＱに等しい。）
は当該デバイスの一方のＧ入力（カスケード）に接続さ
れている。また使用していない入力（Ｐ、Ｑ及びＧ）は
それぞれロー・ロジック・レベル電位に接続されている
。

更に、マルチプレクサ２５０、書き込みデータ・レジス
タ２５２．１６ＫＸ４ランダム・アクセス・メモリ・セ
ル・アレー２５４（及びＩＩＩ達の制御ロジック）、及
びマルチプレクサ２５６を備えた装置２００が示されて
いる。マルチプレクサ２５０は１４本の各バス２６０上
に信号を発生するように構成されている。これらの信号
は、線２２６を介して外部発生のチップ・イネーブル信
号の状１（活性のときにロー・レベル）に応答して選択
され、４本の外部データ・バス２６２上に外部発生した
、又は４本の内部データ・バス２６４上に発生した４信
号のうちの対応する１信号と同一状態を有する。他の実
施例においては、マルチプレクサ２５０は７４Ｆ１５７
型４回路２人力１出力のデータ・セレクタ／マルチプレ
クサにより共通表示されたデバイスを用いる。このデバ
イス（よ、各六入力が４本の外部データ・バス２６２の
うちの対応づ−る１本に接続され、各８入力が４本の内
部データ・バス２６４のうちの対応する１木に接続され
、各４出力（Ｙ）が４本のバス２６０の対応する１本に
接続され、選択入力（Ｓ）　（活性のときにロー・レベ
ル）が１２２６に接続された構造を有する。（ストロー
ブ入力（Ｇ）　（活性のときにロー・レベル）がロー・
ロジック電位に接続されている。） 書き込みデータ・レジスタ２５２は、線２３０を介する
外部発生の書き込みイネーブル信号（のローからハイへ
の遷移）により定められる度に、４木のバス２６０上に
発生する４信号の各状態を記憶し、記憶した状態のうち
の対応する１状態をそれぞれ有する信号を４本の内部デ
ータ・バス２６４上にそれぞれ発生する。他の実施例に
おいて、書き込みデータ・レジスタ２５２は、７４Ｆ３
７４型８回路り型ポジティブ・エツジ・トリガ・フリッ
プ・フロップにより共通表示されたデバイスを用いる。

このデバイスは、各データ入力（Ｄ）（Ｂ入力のうちの
４人力）が４本のバス２６０のうちの対応する１本に接
続され、各出力（Ｑ）（８出力のうりの対応する４出力
）が４本の内部データ・バス２６４のうちの対応する１
本に接続され、かつクロック入力が１２３０に接続され
た構成を有する。その出力υ制御入力（活性のときにロ
ー・レベル）はロー・レベルのロジック電位に接続され
ている。） ランダム・アクセス・メモリ・セル・アレー２５４は、
１４本の各アレー・アドレス入力が１４本のバス２３４
のうちの対応する１本に接続され、４木のアレー・デー
タ入力が１４本のバス２６４のうちの対応する１本に接
続され、４本のアレー・データ入力が４本の内部データ
・バス２６４のうちの対応する１本に接続され、４つの
アレー・データ出力が４本のバス２６８のうちの対応す
る１本に接続され、アレー宙き込みイネーブル入力が線
２３０に接続された構成を有する。他の実施例において
、ランダム・アクセス◆メモリ・ヒル・アレー２５４は
７１９８１型により共通表示されたデバイスを用いる。

マルチプレクサ２５６は、４本の各外部データ・バス２
６２上に信号を発生するように構成されている。これら
の信号は、マルチプレクサ２５６が線２７２上に発生し
た信号の状態に応答してイネーブルされているときに、
コンパレータ２１６が線２３８上に発生した信号の状態
に応答して選択した４本の内部データ・バス２６４上に
発生、又は４本の内部データ・バス２６４上に発生した
４信号のうちの対応する１信号と同一状態にある。

他の実施例において、マルチプレクサ２５６は、７４Ｆ
２５７型４回路２人力１出カライン・データ・セレクタ
／マルチプレクサにより共通表示されたデバイスを用い
る。このデバイスは、４つの各Δ入力が４本のバス２６
８のうちの対応する１本に接続され、対応する４つの各
Ｂ入力が４本の内部データ・バス２６４のうちの対応す
る１木に接続され、対応する各４出力（Ｙ）が４本の外
部データ・バス２６２のうちの１本に接続され、選択式
ツノ（Ｓ）（活性のときにロー・レベル）が線２３８に
接続され、出力制御Ｉ（イネーブル）入力（Ｇ）（活性
のときにロー・レベル）が線２７２に接続されている。

最後に、図示の装ｆｆ１２００は、２つの否定入力及び
真（否定でない）入力を有する３人力のＡＮＤゲート２
８０を備えている。ＡＮＤゲート２８０は否定ゲート入
力のうちの一方が線２２６に接続されて外部発生のチッ
プ・イネーブル信号（活性のときにロー・レベル）を受
け取り、真のゲート人力が線２３０に接続されて外部発
生の書き込みイネーブル信号（活性のときにロー・レベ
ル）を受け取り、他方の否定ゲート人力がね２８２に接
続されてこの線を介して外部発生の出力イネーブル信号
（活性のときにロー・レベル）を受け取り、ゲート出力
が線２７２に接続された構成を有する。他の実施例にお
いて、ＡＮＤゲー１−２８０は７４ＦＯ２型の２人力Ｎ
ＯＲゲート及び７４Ｆ００型の２人力ＮＡＮＤゲートを
用いる。７４　ＦＯ２型の２人力ＮＯＲゲートは、グー
１−人力のうちの一方が線２２６に接続され、ゲート入
力のうちの他方が１１２８２に接続された構成を有する
。７４ＦＯＯ型の２人力ＮへＮＯゲートは、ゲート入力
のうちの一方が線２３０に接続され、ゲート入力のうち
の他方（第２のもの）が第１ゲートの出力に接続され、
（第２の）ゲート出力が線２７２に接続された構成を有
する。

更に、他の実施例では、独立したデータ入力及びデータ
出力バスを用いる。特に、外部データ・バス２６２に接
続された図示のマルチプレクサの（４）入力は、一方の
（データ入力）バスに接続される。また、バス２６２に
接続された図示のマルチプレクサ２５６の（４）出力は
他方のくデータ出力）バスに接続されている。（７４Ｆ
２５７型デバイスのマルチブレフナ２５６の（４）出力
制＠（イネーブル）入力（Ｇ）（（活性のときにロー・
レベル）はそれぞれロー・ロジック・レベル電位に接続
されている。） 本発明の好ましい実施例においては、前述の条件書き込
み手段ランダム・アクセス・メモリ装置２００の全ての
素子は０ＭＯ８技術を用いて−・個のデバイスに集積化
されている。

各書き込みナイクルの動作において、線２３０を介する
外部発生の書き込みイネーブル信号（ローからハイへの
）Ｕ移）により定められた時点で、１４木のバス２２０
を介する外部発生の１４アドレス信号の各状態を書き込
みアドレス・レジスタ２１２に記憶し、外部データ・バ
ス２６２を介する外部発生の４デ一タ信号を書き込みデ
ータ・レジスタ２５２に記憶する。更に、各自き込みサ
イクルの動作において、６２３０上に外部発生の書ぎ込
みイネーブル信号（活性のときにロー・レベル）により
定められた時点で、前の古き込みサイ益で書き込みデー
タ・レジスタ２５２に記憶した４デ一タ信号の各状態を
、書き込みアドレス・レジスタ２１２に前に記憶した１
４アドレス信号の状態によりランダム・アクセス・メモ
リ・セル・アレー２５４のインデックス位置に記憶する
。

（勿論、（電源をオンにした後の）最初の書き込みサイ
クルにおいて、書き込みデータ・レジスタ２５２及び書
き込みアドレス・レジスタ２１２に記憶した状態は不明
（不必要）である。しかし、その時点で、未知のランダ
ム・アクセス・メモリ・セル・アレー２５４に記憶され
た状態もランダム（不必要）である。従って、情報を喪
失する。）各読み出しサイクルにおいて、マルチプレク
サ２１４は１４本のバス２３４のそれぞれに信号を発生
する。これらの信号は１４本の外部アドレス・バス２２
２を介する外部発生の１４アドレス信号のうちの対応す
る１信号と同一の状態にある。

これに応答して、ランダム・アクセス・メモリ・セル・
アレー２５４は１４木のバス２６８のそれぞれに信号を
発生する。これらの信号はランダム・アクビス・メモリ
・セル・アレー２５４のインデックス位置に記憶したデ
ータ・ワードの状態と同一の状Ｅ朕にある。更に、各読
み出しサイクルにＪ５いて、コンパレータ２１６は書き
込みデータ・レジスタ２１２が１４本の内部アドレス・
バス２２４を介する内部発生の１４アドレス信号のそれ
ぞれの状態を、１４本の外部アドレス・バス２２２を介
する外部発生の１４アドレス信号のうちの対応する１信
号と比較する。内部アドレス・バス２２４の状態信号が
外部アドレス・バス２２２の状態信号と一致しなかった
どきは、要求した（インデックスした）データ・ワード
はランダム・アクセス・メモリ・セル・アレー２５４に
記憶される。この場合に、マルチプレクサ２５６は４本
の外部データ・バス２６２のそれぞれに信号を発生する
。各信号は４本のバス２６８の信号、換言すればインデ
ックスしたランダム・アクセス・メモリ・セル・アレー
２５４のデータ・ワード信号のうちの対応する１信号と
同一である。他方、内部アドレス・バス２２４の信号の
状態が外部アドレス・バス２２２の信号と一致したとき
は、要求したデータ・ワードは未だランダム・アクセス
・メモリ・セル・アレー２５４に記憶されておらず、デ
ータ・ワードは依然として書き込みデータ・レジスタ２
５２に記憶されている。模者の場合に、マルチプレクサ
２５６は４本の各外部データ・バス２６２に発生する。

それらの信号は４本の内部データ・バス２６４の信号、
換言ずればよき込みデータ・レジスタ２５２のデータ・
ワード信号のうちの対応する１信号と同一状態にある。

以上の開示を読むことにより、本発明についての一定の
変更及び修飾は、当該技術分野に習熟する者にとり問題
なく明らかとなるものであろう。

従って、特許請求の範囲はこのような変更及び修飾が本
発明の真の精神及び範囲内に含まれると解釈されること
を意図するものである。

【図面の簡単な説明】

第１図は条件書き込み手段を有するランダム・アクセス
・メモリ装置のブロック図、 第２図は本発明による条件書き込み手段を有するランダ
ム・アクセス・メモリ装置のブロック図である。 ２１０．２１４，２５０，２５６・・・マルチプレクサ
、 ２１２・・・書き込みアドレス・レジスタ、２１６・・
・コンパレータ、 ２２２・・・外部アドレス・バス、 ２２４・・・内部アドレス・バス、 ２５２・・・書き込みデータ・レジスタ、２５４・・・
ランダム・アクセス・メモリ・セル・アレー ２６２・・・外部データ・バス、 ２６４・・・内部データ・バス。

Claims (8)

【特許請求の範囲】
1. （１）条件書き込み手段を有するランダム・アクセス・
   メモリ回路において、 接続によりアドレスを表わす複数の外部発生の信号を受
   け取る外部アドレス・バスと、 内部アドレス・バスと、 複数のデータ入力、少なくとも二つの外部発生の制御信
   号のうちの所定の一つを受け取るように接続するクロッ
   ク入力、及び前記内部アドレス・バスに接続された複数
   のデータ出力を有すると共に、前記外部発生の制御信号
   の、うちの一つにより定められた一連の各時点で外部発
   生のアドレス信号の状態を記憶し、かつ前記内部アドレ
   ス・バス上に、外部発生のアドレス信号の状態のうちの
   対応する１状態をそれぞれ有する複数の信号を発生する
   書込みアドレス・レジスタと、 前記内部アドレス・バス、複数のＢ入力、前記外部発生
   の制御信号のうちの所定の１信号を受け取るように接続
   する選択入力及び複数の出力を有すると共に、前記複数
   の出力に、前記外部発生の制御信号のうちの１信号が所
   定の状態にあるときは前記内部アドレス・バスの信号の
   うちの対応する１信号と同一状態をそれぞれ有し、かつ
   前記外部発生の制御信号のうちの１信号が他の所定の状
   態にあるときは前記外部発生のアドレス信号のうちの対
   応する１信号と同一の状態を有する複数の信号を発生す
   るアドレス・マルチプレクサと、前記内部アドレス・バ
   ス、複数のＱ入力及び１出力を有すると共に、前記出力
   に、前記内部アドレス・バスの信号の状態が前記外部発
   生のアドレス信号の状態と一致したときは所定の状態を
   有し、一致しないときは他の所定の状態を有する信号を
   発生するコンパレータと、 前記外部アドレス・バス、前記書き込みアドレス・レジ
   スタのデータ入力、前記アドレス・マルチプレクサのＢ
   入力、前記コンパレータのＱ入力に接続され、前記外部
   発生の各アドレス信号を前記書き込みアドレス・レジス
   タのデータ入力、前記アドレス・マルチプレクサのＢ入
   力、及び前記コンパレータのＱ入力を接続するアドレス
   接続手段と、 接続により少なくとも１ビットのデータ線を表わす少な
   くとも一つの外部発生の信号を受け取る少なくとも一つ
   の外部データ線と、 少なくとも一つの内部データ線と、 少なくとも一つのデータ入力、接続により前記外部発生
   の制御信号のうちの所定の１信号を受け取るクロック入
   力、及び前記内部データ線に接続された少なくとも１デ
   ータ出力を有すると共に、前記外部発生の制御信号のう
   ちの１信号により定められた一連の各時点で前記外部発
   生のデータ信号の状態を記憶し、かつ前記内部データ線
   上に、記憶した前記外部発生のデータ信号の状態を有す
   る少なくとも１信号を発生する書き込みデータ・レジス
   タと 前記外部データ線、及び前記書き込みデータ・レジスタ
   のデータ入力に接続され、前記外部発生のデータ信号を
   前記書き込みデータ・レジスタのデータ入力に供給する
   データ接続手段と、 前記アドレス・マルチプレクサの出力、前記内部データ
   線に接続された少なくとも一つのデータ入力、接続によ
   り前記外部発生の制御信号のうちの所定の１信号を、受
   け取る書き込みイネーブル入力、及び少なくとも１デー
   タ出力を有するランダム・アクセス・メモリ・アレーと
   、 前記内部データ線に接続されたＡ入力、前記ランダム・
   アクセス・メモリ・アレーのデータ出力に接続された少
   なくとも一つのＢ入力、前記コンパレータの出力に接続
   された選択入力、及び少なくとも一つの出力を有すると
   共に、前記出力に前記コンパレータの出力信号が所定の
   状態にあるときは前記内部データ線の信号と同一の状態
   にあり、また前記コンパレータの出力信号が他の所定の
   状態にあるときは前記ランダム・アクセス・メモリ・ア
   レーのデータ出力に発生した信号と同一の状態を有する
   少なくとも１信号を発生するデータ・マルチプレクサと を備えていることを特徴とする条件書き込み手段のラン
   ダム・アクセス・メモリ回路。
2. （２）請求項１記載の条件書き込み手段のランダム・ア
   クセス・メモリ回路において、 前記データ・マルチプレクサは更に接続により外部発生
   の出力イネーブル信号から導出した信号を受け取る出力
   制御入力を有すると共に、 前記データ・マルチプレクサの出力は前記外部データ線
   に接続され、前記データ・マルチプレクサは前記外部発
   生の出力イネーブル信号が所定の状態にあるときは、当
   該出力信号のみを発生することを特徴とする条件書き込
   み手段のランダム・アクセス・メモリ回路。
3. （３）請求項１記載の条件書き込み手段のランダム・ア
   クセス・メモリ回路において、 前記外部発生の制御信号は書き込みイネーブル信号及び
   チップ・イネーブル信号を含み、 前記書き込みアドレス・レジスタのクロック入力は前記
   一き込みイネーブル信号を受け取るように接続をし、前
   記アドレス・マルチプレクサの選択入力は接続により前
   記書き込みイネーブル信号を受け取り、前記書き込みデ
   ータ・レジスタのクロック入力は接続により前記書き込
   みイネーブル信号を受け取り、前記ランダム・アクセス
   ・メモリ・アレーの書き込みイネーブル入力は接続によ
   り前記書き込みイネーブル信号を受け取る ことを特徴とする条件書き込み手段のランダム・アクセ
   ス・メモリ回路。
4. （４）請求項３記載の条件書き込み手段のランダム・ア
   クセス・メモリ回路において、更に、接続により前記書
   き込みイネーブル信号を受け取る入力、接続により前記
   チップ・イネーブル信号を受け取る入力、接続により外
   部発生の出力イネーブル信号を受け取る入力、及び出力
   を有するゲート手段を備え、前記データ・マルチプレク
   サは更に、前記ゲート手段の出力に接続された出力制御
   入力を有し、 前記データ・マルチプレクサの出力は前記外部データ線
   に接続され、前記データ・マルチプレクサは前記ゲート
   手段の出力に発生した信号が所定の状態にあるときは前
   記出力のみを発生することを特徴とする条件書き込み手
   段のランダム・アクセス・メモリ回路。
5. （５）条件書き込み手段のランダム・アクセス・メモリ
   回路において、 接続によりアドレスを表わす複数の外部発生の信号を受
   け取る外部アドレス・バスと、 内部アドレス・バスと、 前記外部アドレス・バスに接続された複数のＡ入力、前
   記内部アドレス・バスに接続された複数のＢ入力、接続
   により少なくとも２つの前記外部発生の制御信号のうち
   の所定の１信号を受け取る選択入力、及び複数の出力を
   有すると共に、前記複数の出力に、前記外部発生の制御
   信号のうちの１信号が所定の状態にあるときは前記外部
   アドレス・バスの信号のうちの対応する１信号と同一状
   態をぞれぞれ有し、前記外部発生の制御信号のうちの１
   信号が他の所定の状態にあるときは内部アドレス・バス
   の複数信号のうちの対応する１信号と同一の状態をそれ
   ぞれ有する複数の信号を発生する第１のアドレス・マル
   チプレクサと、 前記第１のアドレス・マルチプレクサの出力に接続され
   た複数のデータ入力、接続により前記外部発生の制御信
   号のうちの所定の１信号を受け取るクロック入力、及び
   前記内部アドレス・バスに接続された複数のデータ出力
   を有すると共に、前記外部発生の制御信号のうちの１信
   号により定められた一連の各時点で前記第１のアドレス
   ・マルチプレクサの各出力信号の状態を記憶し、かつ前
   記内部アドレス・バス上に、記憶した前記第１のアドレ
   ス・マルチプレクサの出力信号の状態のうちの対応する
   一つをそれぞれ有する複数の信号を発生する書き込みア
   ドレス・レジスタと、 前記内部アドレス・バスに接続された複数のＡ入力、前
   記外部アドレス・バスに接続された複数のＢ入力、接続
   により前記外部発生の制御信号のうちの所定の１信号を
   受け取る選択入力、及び複数の出力を有し、 前記複数の出力に、前記外部発生の制御信号のうちの１
   信号が所定の状態にあるときは前記内部アドレス・バス
   のうちの対応する１信号と同一の状態をそれぞれ有し、
   前記外部発生の制御信号のうちの１信号が他の所定の状
   態にあるときは前記外部アドレス・バスの信号の所定の
   状態と同一の状態をそれぞれ有する複数の信号を発生す
   る第２のアドレス・マルチプレクサと、 前記内部アドレス・バス、前記外部アドレス・バスに接
   続された複数のＱ入力、及び出力を有すると共に、 前記出力に前記内部アドレス・バス信号の状態が前記外
   部アドレス・バスの信号の状態と一致したときは所定の
   状態を有し、一致しないときは飽の所定の状態を有する
   信号を発生するコンパレータと、 接続により少なくとも１ビットのデータを表わす少なく
   とも一つの外部発生の信号を受け取る少なくとも一つの
   外部データ線と、 少なくとも一つの内部データ線と、 前記外部データ線に接続された少なくとも一つのＡ入力
   、前記内部データ線に接続された少なくとも一つのＢ入
   力、接続により前記外部発生の制御信号のうちの所定の
   １信号を受け取る選択入力、及び少なくとも一つの出力
   を有すると共に、前記出力に、前記外部発生の制御信号
   のうちの１信号が所定の状態を有するときは前記外部デ
   ータ線の信号と同一状態を有し、前記外部発生の制御信
   号のうちの１信号が他の所定の状態を有するときは少な
   くとも一つの内部データ線と同一の状態を有する少なく
   とも一つの信号を発生する第１のデータ・マルチプレク
   サと、 前記第１のデータ・マルチプレクサの出力に接続された
   少なくとも一つのデータ入力、接続により前記外部発生
   の制御信号のうちの所定の１信号を受け取るクロック入
   力、及び前記内部データ線に接続された少なくとも１デ
   ータ出力を有すると共に、前記外部発生の制御信号のう
   ちの１信号により定められた一連の各時点で前記第１の
   データ・マルチプレクサの出力信号の状態を記憶し、か
   つ前記内部データ線上に記憶した前記第１のデータ・マ
   ルチプレクサの出力信号の状態を有する前記内部データ
   線の信号を発生する書き込みデータ・レジスタと、 前記第２のアドレス・マルチプレクサの出力にそれぞれ
   接続された複数のアドレス入力、前記内部データ線に接
   続された少なくとも一つのデータ入力、接続により前記
   外部発生の制御信号のうちの所定の１信号を受け取る書
   き込みイネーブル入力、及び少なくとも一つのデータ出
   力を有するランダム・アクセス・メモリ・アレーと、 前記内部データ線に接続された少なくとも一つのＡ入力
   、前記ランダム・アクセス・メモリ・アレーの出力に接
   続された少なくとも一つのＢ入力、前記コンパレータの
   出力に接続された選択入力、少なくとも一つの出力を有
   すると共に、前記出力に前記コンパレータの出力信号が
   所定の状態を有するときは前記内部データ線の信号と同
   一状態を有し、かつ前記コンパレータの出力信号が他の
   所定の状態を有するとぎは前記ランダム・アクセス・メ
   モリ・アレーのデータ出力に発生した信号と同一状態を
   有する少なくとも一つの信号を発生する第２のデータ・
   マルチプレクサと の組合わせを備えたことを特徴とする条件書き込み手段
   のランダム・アクセス、メモリ回路。
6. （６）請求項５記載の条件書き込み手段のランダム・ア
   クセス・メモリ回路において、更に、前記第２のデータ
   ・マルチプレクサは接続により外部発生の出力イネーブ
   ル信号から導出した信号を受け取る出力制御入力を有し
   、前記第２のデータ・マルチプレクサの出力は前記外部
   データ線に接続され、前記第２のデータ・マルチプレク
   サは、前記外部発生の出力イネーブル信号から導出した
   前記信号が所定の状態を有するときは、前記第２のデー
   タ・マルチプレクサの出力信号のみを発生することを特
   徴とする条件書き込み手段のランダム・アクセス・メモ
   リ回路。
7. （７）請求項５記載の条件書き込み手段のランダム・ア
   クセス・メモリ回路において、前記外部発生の制御信号
   はチップ・イネーブル信号及び書き込みイネーブル信号
   を有し、前記第１のアドレス・マルチプレクサの選択入
   力は接続により前記チップ・イネーブル信号を受け取り
   、前記書き込みアドレス・レジスタのクロック入力は接
   続により前記書き込みイネーブル信号を受け取り、前記
   第２のアドレス・マルチプレクサの選択入力は接続によ
   り前記チップ・イネーブル信号を受け取り、前記第１の
   データ・マルチプレクサの選択入力は接続により前記チ
   ップ・イネーブル信号を受け取り、かつ前記ランダム・
   アクセス・メモリ・アレーの書き込みイネーブル入力は
   接続により前記書き込みイネーブル信号を受け取ること
   を特徴とする条件書き込み手段のランダム・アクセス・
   メモリ回路。
8. （８）請求項７記載の条件書き込み手段のランダム・ア
   クセス・メモリ回路において、更に、接続により前記書
   き込みイネーブル信号を受け取る入力、接続により前記
   チップ・イネーブル信号を受け取る入力、接続により外
   部発生の出力イネーブル信号を受け取る入力、及び出力
   を有するゲート手段を備え、前記データ・マルチプレク
   サは更に前記ゲート出力に接続された出力制御入力を備
   え、前記第２のデータ・マルチプレクサの出力は、前記
   外部データ線に接続され、前記第２のデータ・マルチプ
   レクサは、前記ゲート手段が所定の状態を有するときに
   、当該出力信号を発生するだけであることを特徴とする
   条件書き込み手段のランダム・アクセス・メモリ回路。