JP3251265B2 - メモリ出力制御回路 - Google Patents
メモリ出力制御回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はメモリ出力制御回路
に関し、特にメモリを有するＬＳＩを検証するときにメ
モリの初期化を不要にしたメモリ出力制御回路に関す
る。
に関し、特にメモリを有するＬＳＩを検証するときにメ
モリの初期化を不要にしたメモリ出力制御回路に関す
る。
【０００２】
【従来の技術】従来のメモリを有するＬＳＩの検証を示
す図である図３に示すように、従来、メモリ１を含むＬ
ＳＩを検証（テスト）する場合、メモリ出力を入力とす
る回路６、すなわち、メモリ１の内容をアドレスを指定
して読み込んで使用する複数のＬＳＩ内の回路を検証す
るときにはメモリ１からの出力を不定としないようにす
るために予めメモリ１を初期化して出力を確定する必要
がある。
す図である図３に示すように、従来、メモリ１を含むＬ
ＳＩを検証（テスト）する場合、メモリ出力を入力とす
る回路６、すなわち、メモリ１の内容をアドレスを指定
して読み込んで使用する複数のＬＳＩ内の回路を検証す
るときにはメモリ１からの出力を不定としないようにす
るために予めメモリ１を初期化して出力を確定する必要
がある。
【０００３】そして、メモリ１を初期化するには初期化
データを書き込む必要があり、このデータを書き込むと
きのメモリ１に与える書き込み信号を例えば”０”か
ら”１”にして指定したアドレスに初期化データを書き
込むことにより初期化していた。すなわち書き込み信号
を”０”と”１”の二つの状態（パタン）を指定して初
期化していた。メモリ容量が多いとき、例えば５１２ワ
ードのメモリが１６個搭載されたＬＳＩのときには、初
期化するために５１２＊１６＝８１９２ワードに初期化
データを書き込む必要があるため８１９２ワード＊２状
態＝１６３８４状態すなわち１６３８４パタンの書き込
み信号を発生する必要がある。一方、ＬＳＩをテストす
るときにはこの書き込み信号の状態を示すパタンの長さ
を通常例えば６４Ｋパタン以内にする必要がある。この
ため、１６３８４パタンの６４Ｋパタンに占める割合は
２５．６％となる。
データを書き込む必要があり、このデータを書き込むと
きのメモリ１に与える書き込み信号を例えば”０”か
ら”１”にして指定したアドレスに初期化データを書き
込むことにより初期化していた。すなわち書き込み信号
を”０”と”１”の二つの状態（パタン）を指定して初
期化していた。メモリ容量が多いとき、例えば５１２ワ
ードのメモリが１６個搭載されたＬＳＩのときには、初
期化するために５１２＊１６＝８１９２ワードに初期化
データを書き込む必要があるため８１９２ワード＊２状
態＝１６３８４状態すなわち１６３８４パタンの書き込
み信号を発生する必要がある。一方、ＬＳＩをテストす
るときにはこの書き込み信号の状態を示すパタンの長さ
を通常例えば６４Ｋパタン以内にする必要がある。この
ため、１６３８４パタンの６４Ｋパタンに占める割合は
２５．６％となる。
【０００４】
【発明が解決しようとする課題】上述した従来のメモリ
を有するＬＳＩの検証は、メモリからの出力を不定とし
ないようにするためにメモリに初期化データを書き込む
ことにより予めメモリを初期化している。そして、メモ
リ容量が多いとき、例えば５１２ワードのメモリが１６
個搭載されたＬＳＩのときには、初期化するために１６
３８４パタンの書き込み信号を発生する必要がある。一
方、ＬＳＩをテストするときにはこの書き込み信号の状
態を示すパタンの長さを通常例えば６４Ｋパタン以内に
する必要があるため、１６３８４パタンの６４Ｋパタン
に占める割合は２５．６％となり、ＬＳＩの検証に用い
ることのできるパタンの割合は７４％に過ぎず検証のた
めのパタン数が少なくなり検証効率が悪いという問題点
がある。
を有するＬＳＩの検証は、メモリからの出力を不定とし
ないようにするためにメモリに初期化データを書き込む
ことにより予めメモリを初期化している。そして、メモ
リ容量が多いとき、例えば５１２ワードのメモリが１６
個搭載されたＬＳＩのときには、初期化するために１６
３８４パタンの書き込み信号を発生する必要がある。一
方、ＬＳＩをテストするときにはこの書き込み信号の状
態を示すパタンの長さを通常例えば６４Ｋパタン以内に
する必要があるため、１６３８４パタンの６４Ｋパタン
に占める割合は２５．６％となり、ＬＳＩの検証に用い
ることのできるパタンの割合は７４％に過ぎず検証のた
めのパタン数が少なくなり検証効率が悪いという問題点
がある。
【０００５】本発明の目的はこのような従来の欠点を除
去するため、メモリを有するＬＳＩの検証をするとき
に、予めメモリを初期化する必要がなく、このため、書
き込み信号の状態を示すパタンを１００％の割合で検証
のために用いることができ、検証効率を良くすることの
できるメモリ出力制御回路を提供することにある。
去するため、メモリを有するＬＳＩの検証をするとき
に、予めメモリを初期化する必要がなく、このため、書
き込み信号の状態を示すパタンを１００％の割合で検証
のために用いることができ、検証効率を良くすることの
できるメモリ出力制御回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明の第１のメモリ出
力制御回路は、指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、前記メモリに記憶する前記データに対応する前記ア
ドレス毎に一つずつ前記メモリの容量分対応して有し、
前記アドレスに前記データが書き込まれると書き込み状
態を出力し、前記アドレスに前記データが書き込まれて
いないときには未書き込み状態を出力する複数の書き込
み状態出力部と、前記メモリの前記アドレスを指定した
ときにこの指定した前記アドレスに対応する前記書き込
み状態出力部の出力を選択するセレクタと、前記アドレ
スが指定されて前記メモリより出力した前記データを前
記セレクタにより選択された前記書き込み状態出力部の
出力に応じて前記データを構成するビット毎に通過させ
たり通過させないようにする複数のゲートと、を備えて
構成されている。
力制御回路は、指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、前記メモリに記憶する前記データに対応する前記ア
ドレス毎に一つずつ前記メモリの容量分対応して有し、
前記アドレスに前記データが書き込まれると書き込み状
態を出力し、前記アドレスに前記データが書き込まれて
いないときには未書き込み状態を出力する複数の書き込
み状態出力部と、前記メモリの前記アドレスを指定した
ときにこの指定した前記アドレスに対応する前記書き込
み状態出力部の出力を選択するセレクタと、前記アドレ
スが指定されて前記メモリより出力した前記データを前
記セレクタにより選択された前記書き込み状態出力部の
出力に応じて前記データを構成するビット毎に通過させ
たり通過させないようにする複数のゲートと、を備えて
構成されている。
【０００７】本発明の第２のメモリ出力制御回路は、指
定されたアドレスにデータを書き込んで記憶し指定され
たアドレスのデータを出力するメモリと、前記メモリに
記憶する前記データに対応する前記アドレス毎に一つず
つ前記メモリの容量分対応して有しリセット信号により
リセットし前記メモリへの前記データの書き込み信号に
よってセットする複数のフリップフロップと、前記メモ
リの前記アドレスを指定したときにこの指定した前記ア
ドレスに対応する前記フリップフロップの出力を選択す
るセレクタと、前記アドレスが指定されて前記メモリよ
り出力した前記データと前記セレクタにより選択された
前記フリップフロップの出力との論理積を前記データを
構成するビット毎にとるようにした複数のゲートと、を
備えて構成されている。
定されたアドレスにデータを書き込んで記憶し指定され
たアドレスのデータを出力するメモリと、前記メモリに
記憶する前記データに対応する前記アドレス毎に一つず
つ前記メモリの容量分対応して有しリセット信号により
リセットし前記メモリへの前記データの書き込み信号に
よってセットする複数のフリップフロップと、前記メモ
リの前記アドレスを指定したときにこの指定した前記ア
ドレスに対応する前記フリップフロップの出力を選択す
るセレクタと、前記アドレスが指定されて前記メモリよ
り出力した前記データと前記セレクタにより選択された
前記フリップフロップの出力との論理積を前記データを
構成するビット毎にとるようにした複数のゲートと、を
備えて構成されている。
【０００８】本発明の第３のメモリ出力制御回路は、指
定されたアドレスにデータを書き込んで記憶し指定され
たアドレスのデータを出力するメモリと、前記メモリに
記憶する前記データに対応する前記アドレス毎に一つず
つ前記メモリの容量分対応して有しリセット信号により
セットし前記メモリへの前記データの書き込み信号によ
ってリセットする複数のフリップフロップと、前記メモ
リの前記アドレスを指定したときにこの指定した前記ア
ドレスに対応する前記フリップフロップの出力を選択す
るセレクタと、前記アドレスが指定されて前記メモリよ
り出力した前記データと前記セレクタにより選択された
前記フリップフロップの出力との論理和を前記データを
構成するビット毎にとるようにした複数のゲートと、を
備えて構成されている。
定されたアドレスにデータを書き込んで記憶し指定され
たアドレスのデータを出力するメモリと、前記メモリに
記憶する前記データに対応する前記アドレス毎に一つず
つ前記メモリの容量分対応して有しリセット信号により
セットし前記メモリへの前記データの書き込み信号によ
ってリセットする複数のフリップフロップと、前記メモ
リの前記アドレスを指定したときにこの指定した前記ア
ドレスに対応する前記フリップフロップの出力を選択す
るセレクタと、前記アドレスが指定されて前記メモリよ
り出力した前記データと前記セレクタにより選択された
前記フリップフロップの出力との論理和を前記データを
構成するビット毎にとるようにした複数のゲートと、を
備えて構成されている。
【０００９】本発明の第４のメモリ出力制御回路は、指
定されたアドレスにデータを書き込んで記憶し指定され
たアドレスのデータを出力するメモリと、前記メモリに
記憶する前記データに対応する前記アドレス毎に一つず
つ前記メモリの容量分対応して有し予め定めた前記アド
レスに対応するものにはリセット信号によりリセットし
前記メモリへの前記データの書き込み信号によってセッ
トし、予め定めた前記アドレス以外のアドレスに対応す
るものには前記リセット信号によりセットし前記書き込
み信号によってリセットする複数のフリップフロップ
と、前記メモリの前記アドレスを指定したときにこの指
定した前記アドレスに対応する前記フリップフロップの
出力を選択するセレクタと、前記アドレスが指定されて
前記メモリより出力した前記データと前記セレクタによ
り選択された前記フリップフロップの出力とを前記デー
タを構成するビット毎に論理演算するようにし、この論
理演算を、前記セレクタにより選択された出力を出す前
記フリップフロップが前記複数のフリップフロップのう
ちの前記予め定めた前記アドレスに対応するフリップフ
ロップのときには論理積とし、前記セレクタにより選択
された出力を出す前記フリップフロップが前記複数のフ
リップフロップのうち前記予め定めた前記アドレス以外
のアドレスに対応するフリップフロップのときには論理
和とした複数のゲートと、を備えて構成されている。
定されたアドレスにデータを書き込んで記憶し指定され
たアドレスのデータを出力するメモリと、前記メモリに
記憶する前記データに対応する前記アドレス毎に一つず
つ前記メモリの容量分対応して有し予め定めた前記アド
レスに対応するものにはリセット信号によりリセットし
前記メモリへの前記データの書き込み信号によってセッ
トし、予め定めた前記アドレス以外のアドレスに対応す
るものには前記リセット信号によりセットし前記書き込
み信号によってリセットする複数のフリップフロップ
と、前記メモリの前記アドレスを指定したときにこの指
定した前記アドレスに対応する前記フリップフロップの
出力を選択するセレクタと、前記アドレスが指定されて
前記メモリより出力した前記データと前記セレクタによ
り選択された前記フリップフロップの出力とを前記デー
タを構成するビット毎に論理演算するようにし、この論
理演算を、前記セレクタにより選択された出力を出す前
記フリップフロップが前記複数のフリップフロップのう
ちの前記予め定めた前記アドレスに対応するフリップフ
ロップのときには論理積とし、前記セレクタにより選択
された出力を出す前記フリップフロップが前記複数のフ
リップフロップのうち前記予め定めた前記アドレス以外
のアドレスに対応するフリップフロップのときには論理
和とした複数のゲートと、を備えて構成されている。
【００１０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１１】図１は、本発明のメモリ出力制御回路の第
１の実施の形態を示すブロック図である。
１の実施の形態を示すブロック図である。
【００１２】図１に示す本実施の形態は、指定されたア
ドレス（例えば、ｍワード分のアドレスすなわちｍ個の
アドレスのうちの一つのアドレス）にデータ（例えば１
ワード、ｎビットのデータ）を書き込んで記憶し指定さ
れたアドレスのデータを出力するメモリ１と、メモリ１
に記憶するデータに対応するアドレス毎に一つずつメモ
リ１の容量分対応して有し、アドレスにデータが書き込
まれると書き込み状態（”１”）を出力し、アドレスに
データが書き込まれていないときには未書き込み状
態（”０”）を出力する複数（ｍ個）の書き込み状態出
力部２と、メモリ１のアドレスを指定したときにこの指
定したアドレスに対応する書き込み状態出力部２の出力
を選択するセレクタ３と、アドレスが指定されてメモリ
１より出力したデータをセレクタ３により選択された書
き込み状態出力部２の出力に応じてデータを構成するビ
ット毎に通過させたり通過させないようにする複数（ｎ
個）のゲート４とにより構成されている。
ドレス（例えば、ｍワード分のアドレスすなわちｍ個の
アドレスのうちの一つのアドレス）にデータ（例えば１
ワード、ｎビットのデータ）を書き込んで記憶し指定さ
れたアドレスのデータを出力するメモリ１と、メモリ１
に記憶するデータに対応するアドレス毎に一つずつメモ
リ１の容量分対応して有し、アドレスにデータが書き込
まれると書き込み状態（”１”）を出力し、アドレスに
データが書き込まれていないときには未書き込み状
態（”０”）を出力する複数（ｍ個）の書き込み状態出
力部２と、メモリ１のアドレスを指定したときにこの指
定したアドレスに対応する書き込み状態出力部２の出力
を選択するセレクタ３と、アドレスが指定されてメモリ
１より出力したデータをセレクタ３により選択された書
き込み状態出力部２の出力に応じてデータを構成するビ
ット毎に通過させたり通過させないようにする複数（ｎ
個）のゲート４とにより構成されている。
【００１３】書き込み状態出力部２は、データが書き込
まれたことを示す書き込み状態と書き込まれていないこ
とを示す未書き込み状態との二つの状態を示すフリップ
フロップ５を含んでおり、このフリップフロップ５は、
メモリ１に記憶するデータに対応するアドレス毎に一つ
ずつメモリ１の容量分対応して設定されリセット信号に
よりリセット（例えば”０”を出力）しメモリ１へのデ
ータの書き込み信号によってセット（例えば”１”を出
力）する。
まれたことを示す書き込み状態と書き込まれていないこ
とを示す未書き込み状態との二つの状態を示すフリップ
フロップ５を含んでおり、このフリップフロップ５は、
メモリ１に記憶するデータに対応するアドレス毎に一つ
ずつメモリ１の容量分対応して設定されリセット信号に
よりリセット（例えば”０”を出力）しメモリ１へのデ
ータの書き込み信号によってセット（例えば”１”を出
力）する。
【００１４】複数（ｎ個）のゲート４は、アドレスが指
定されてメモリ１より出力したデータとセレクタ３によ
り選択されたフリップフロップ５の出力との論理積をデ
ータを構成するビット毎にとるようにしている。
定されてメモリ１より出力したデータとセレクタ３によ
り選択されたフリップフロップ５の出力との論理積をデ
ータを構成するビット毎にとるようにしている。
【００１５】なお、図１には、複数のゲート４の出力を
入力する、従来例のＬＳＩ上にあるメモリ出力を入力と
する回路６を併せて示している。
入力する、従来例のＬＳＩ上にあるメモリ出力を入力と
する回路６を併せて示している。
【００１６】次に、本実施の形態のメモリ出力制御回路
の動作を詳細に説明する。
の動作を詳細に説明する。
【００１７】図１において、最初に、リセット信号をｍ
個のフリップフロップ５（図ではＦＦと記載してい
る。）のリセット端子に入力しこれらのフリップフロッ
プ５をリセット（フリップフロップ５は”０”を出力）
する。メモリ１のｐ（１〜ｍ）ワード目のデータに対応
するアドレス（アドレスｐと記載する。）にデータが書
き込まれるとｍ個の書き込み状態出力部２内のそれぞれ
のデコーダがこのアドレスｐをデコードしｐ番目の書き
込み状態出力部２内のデコーダのみが”１”を出力し、
このデコーダの出力と書き込み信号との論理積の結果の
信号をセット端子に入力しｐ番目のフリップフロップ５
をセット（フリップフロップ５は”１”を出力）する。
個のフリップフロップ５（図ではＦＦと記載してい
る。）のリセット端子に入力しこれらのフリップフロッ
プ５をリセット（フリップフロップ５は”０”を出力）
する。メモリ１のｐ（１〜ｍ）ワード目のデータに対応
するアドレス（アドレスｐと記載する。）にデータが書
き込まれるとｍ個の書き込み状態出力部２内のそれぞれ
のデコーダがこのアドレスｐをデコードしｐ番目の書き
込み状態出力部２内のデコーダのみが”１”を出力し、
このデコーダの出力と書き込み信号との論理積の結果の
信号をセット端子に入力しｐ番目のフリップフロップ５
をセット（フリップフロップ５は”１”を出力）する。
【００１８】次に、ＬＳＩ上にあるメモリ出力を入力と
する回路６を検証するとき、入力したいデータを記憶し
たアドレスを指定して読み出し信号によりこのデータを
読み出す。セレクタ３はこのアドレスを受けこのアドレ
スに対応するフリップフロップ５の出力を選択して出力
する。このアドレスにデータが書き込まれていればこの
アドレスに対応するフリップフロップ５の出力は”１”
でありしたがってセレクタ３の出力は”１”である。ま
た、このアドレスにデータが書き込まれていなければこ
のアドレスに対応するフリップフロップ５の出力は”
０”でありしたがってセレクタ３の出力も”０”であ
る。メモリ１より読み出したデータ（ｎビット）をｎ個
のゲート４によりビット毎にセレクタ３の出力と論理積
をとる。すなわち、セレクタ３の出力が”１”（データ
が書き込まれている）であれば、読み出したデータ（ｎ
ビット）はＬＳＩ上にあるメモリ出力を入力とする回路
６にそのまま出力される。セレクタ３の出力が”０”
（データが書き込まれていない）であれば、”０”がＬ
ＳＩ上にあるメモリ出力を入力とする回路６に出力され
る。このため、指定したアドレスにデータが書き込まれ
ていないときにはデータのすべてのビットに対応するｎ
個のゲート４のすべてから”０”が出力されることにな
るのでメモリ１の初期化すなわちメモリ１に初期化デー
タを書き込まなくても確定したデータがメモリ１より出
力されることになる。
する回路６を検証するとき、入力したいデータを記憶し
たアドレスを指定して読み出し信号によりこのデータを
読み出す。セレクタ３はこのアドレスを受けこのアドレ
スに対応するフリップフロップ５の出力を選択して出力
する。このアドレスにデータが書き込まれていればこの
アドレスに対応するフリップフロップ５の出力は”１”
でありしたがってセレクタ３の出力は”１”である。ま
た、このアドレスにデータが書き込まれていなければこ
のアドレスに対応するフリップフロップ５の出力は”
０”でありしたがってセレクタ３の出力も”０”であ
る。メモリ１より読み出したデータ（ｎビット）をｎ個
のゲート４によりビット毎にセレクタ３の出力と論理積
をとる。すなわち、セレクタ３の出力が”１”（データ
が書き込まれている）であれば、読み出したデータ（ｎ
ビット）はＬＳＩ上にあるメモリ出力を入力とする回路
６にそのまま出力される。セレクタ３の出力が”０”
（データが書き込まれていない）であれば、”０”がＬ
ＳＩ上にあるメモリ出力を入力とする回路６に出力され
る。このため、指定したアドレスにデータが書き込まれ
ていないときにはデータのすべてのビットに対応するｎ
個のゲート４のすべてから”０”が出力されることにな
るのでメモリ１の初期化すなわちメモリ１に初期化デー
タを書き込まなくても確定したデータがメモリ１より出
力されることになる。
【００１９】図２は、本発明のメモリ出力制御回路の第
２の実施の形態を示すブロック図である。
２の実施の形態を示すブロック図である。
【００２０】図２に示す本実施の形態は、図１の本発明
のメモリ出力制御回路の第１の実施の形態を示すブロッ
ク図で示した実施の形態の書き込み状態出力部２と複数
のゲート４とを変えたものである。すなわち、第１の実
施の形態の書き込み状態出力部２内のフリップフロップ
５のセット端子の入力とリセット端子の入力とを、第２
の実施の形態では書き込み状態出力部７内のフリップフ
ロップ５のリセット端子の入力とセット端子の入力とに
し、複数（ｎ個）のゲート８が第１の実施の形態では論
理積であったものを第２の実施の形態では論理和に変え
ている。
のメモリ出力制御回路の第１の実施の形態を示すブロッ
ク図で示した実施の形態の書き込み状態出力部２と複数
のゲート４とを変えたものである。すなわち、第１の実
施の形態の書き込み状態出力部２内のフリップフロップ
５のセット端子の入力とリセット端子の入力とを、第２
の実施の形態では書き込み状態出力部７内のフリップフ
ロップ５のリセット端子の入力とセット端子の入力とに
し、複数（ｎ個）のゲート８が第１の実施の形態では論
理積であったものを第２の実施の形態では論理和に変え
ている。
【００２１】すなわち、図２に示す本実施の形態は、指
定されたアドレス（例えば、ｍワード分のアドレスすな
わちｍ個のアドレスのうちの一つのアドレス）にデータ
（例えば１ワード、ｎビットのデータ）を書き込んで記
憶し指定されたアドレスのデータを出力するメモリ１
と、メモリ１に記憶するデータに対応するアドレス毎に
一つずつメモリ１の容量分対応して有し、アドレスにデ
ータが書き込まれると書き込み状態（”０”）を出力
し、アドレスにデータが書き込まれていないときには未
書き込み状態（”１”）を出力する複数（ｍ個）の書き
込み状態出力部７と、メモリ１のアドレスを指定したと
きにこの指定したアドレスに対応する書き込み状態出力
部７の出力を選択するセレクタ３と、アドレスが指定さ
れてメモリ１より出力したデータをセレクタ３により選
択された書き込み状態出力部７の出力に応じてデータを
構成するビット毎に通過させたり通過させないようにす
る複数（ｎ個）のゲート８とにより構成されている。
定されたアドレス（例えば、ｍワード分のアドレスすな
わちｍ個のアドレスのうちの一つのアドレス）にデータ
（例えば１ワード、ｎビットのデータ）を書き込んで記
憶し指定されたアドレスのデータを出力するメモリ１
と、メモリ１に記憶するデータに対応するアドレス毎に
一つずつメモリ１の容量分対応して有し、アドレスにデ
ータが書き込まれると書き込み状態（”０”）を出力
し、アドレスにデータが書き込まれていないときには未
書き込み状態（”１”）を出力する複数（ｍ個）の書き
込み状態出力部７と、メモリ１のアドレスを指定したと
きにこの指定したアドレスに対応する書き込み状態出力
部７の出力を選択するセレクタ３と、アドレスが指定さ
れてメモリ１より出力したデータをセレクタ３により選
択された書き込み状態出力部７の出力に応じてデータを
構成するビット毎に通過させたり通過させないようにす
る複数（ｎ個）のゲート８とにより構成されている。
【００２２】書き込み状態出力部７は、データが書き込
まれたことを示す書き込み状態と書き込まれていないこ
とを示す未書き込み状態との二つの状態を示すフリップ
フロップ５を含んでおり、このフリップフロップ５は、
メモリ１に記憶するデータに対応するアドレス毎に一つ
ずつメモリ１の容量分対応して設定されリセット信号に
よりセット（例えば”１”を出力）しメモリ１へのデー
タの書き込み信号によってリセット（例えば”０”を出
力）する。
まれたことを示す書き込み状態と書き込まれていないこ
とを示す未書き込み状態との二つの状態を示すフリップ
フロップ５を含んでおり、このフリップフロップ５は、
メモリ１に記憶するデータに対応するアドレス毎に一つ
ずつメモリ１の容量分対応して設定されリセット信号に
よりセット（例えば”１”を出力）しメモリ１へのデー
タの書き込み信号によってリセット（例えば”０”を出
力）する。
【００２３】複数（ｎ個）のゲート８は、アドレスが指
定されてメモリ１より出力したデータとセレクタ３によ
り選択されたフリップフロップ５の出力との論理和をデ
ータを構成するビット毎にとるようにしている。
定されてメモリ１より出力したデータとセレクタ３によ
り選択されたフリップフロップ５の出力との論理和をデ
ータを構成するビット毎にとるようにしている。
【００２４】なお、図２には、複数のゲート８の出力を
入力する、従来例のＬＳＩ上にあるメモリ出力を入力と
する回路６を併せて示している。
入力する、従来例のＬＳＩ上にあるメモリ出力を入力と
する回路６を併せて示している。
【００２５】次に、本実施の形態のメモリ出力制御回路
の動作を詳細に説明する。
の動作を詳細に説明する。
【００２６】図２において、最初に、リセット信号をｍ
個のフリップフロップ５（図ではＦＦと記載してい
る。）のセット端子に入力しこれらのフリップフロップ
５をセット（フリップフロップ５は”１”を出力）す
る。メモリ１のｐ（１〜ｍ）ワード目のデータに対応す
るアドレス（アドレスｐと記載する。）にデータが書き
込まれるとｍ個の書き込み状態出力部７内のそれぞれの
デコーダがこのアドレスｐをデコードしｐ番目の書き込
み状態出力部７内のデコーダのみが”１”を出力し、こ
のデコーダの出力と書き込み信号との論理積の結果の信
号をリセット端子に入力しｐ番目のフリップフロップ５
をリセット（フリップフロップ５は”０”を出力）す
る。
個のフリップフロップ５（図ではＦＦと記載してい
る。）のセット端子に入力しこれらのフリップフロップ
５をセット（フリップフロップ５は”１”を出力）す
る。メモリ１のｐ（１〜ｍ）ワード目のデータに対応す
るアドレス（アドレスｐと記載する。）にデータが書き
込まれるとｍ個の書き込み状態出力部７内のそれぞれの
デコーダがこのアドレスｐをデコードしｐ番目の書き込
み状態出力部７内のデコーダのみが”１”を出力し、こ
のデコーダの出力と書き込み信号との論理積の結果の信
号をリセット端子に入力しｐ番目のフリップフロップ５
をリセット（フリップフロップ５は”０”を出力）す
る。
【００２７】次に、ＬＳＩ上にあるメモリ出力を入力と
する回路６を検証するとき、入力したいデータを記憶し
たアドレスを指定して読み出し信号によりこのデータを
読み出す。セレクタ３はこのアドレスを受けこのアドレ
スに対応するフリップフロップ５の出力を選択して出力
する。このアドレスにデータが書き込まれていればこの
アドレスに対応するフリップフロップ５の出力は”０”
でありしたがってセレクタ３の出力は”０”である。ま
た、このアドレスにデータが書き込まれていなければこ
のアドレスに対応するフリップフロップ５の出力は”
１”でありしたがってセレクタ３の出力も”１”であ
る。メモリ１より読み出したデータ（ｎビット）をｎ個
のゲート８によりビット毎にセレクタ３の出力と論理和
をとる。すなわち、セレクタ３の出力が”０”（データ
が書き込まれている）であれば、読み出したデータ（ｎ
ビット）はＬＳＩ上にあるメモリ出力を入力とする回路
６にそのまま出力される。セレクタ３の出力が”１”
（データが書き込まれていない）であれば、”１”がＬ
ＳＩ上にあるメモリ出力を入力とする回路６に出力され
る。このため、指定したアドレスにデータが書き込まれ
ていないときにはデータのすべてのビットに対応するｎ
個のゲート８のすべてから”１”が出力されることにな
るのでメモリ１の初期化すなわちメモリ１に初期化デー
タを書き込まなくても確定したデータがメモリ１より出
力されることになる。
する回路６を検証するとき、入力したいデータを記憶し
たアドレスを指定して読み出し信号によりこのデータを
読み出す。セレクタ３はこのアドレスを受けこのアドレ
スに対応するフリップフロップ５の出力を選択して出力
する。このアドレスにデータが書き込まれていればこの
アドレスに対応するフリップフロップ５の出力は”０”
でありしたがってセレクタ３の出力は”０”である。ま
た、このアドレスにデータが書き込まれていなければこ
のアドレスに対応するフリップフロップ５の出力は”
１”でありしたがってセレクタ３の出力も”１”であ
る。メモリ１より読み出したデータ（ｎビット）をｎ個
のゲート８によりビット毎にセレクタ３の出力と論理和
をとる。すなわち、セレクタ３の出力が”０”（データ
が書き込まれている）であれば、読み出したデータ（ｎ
ビット）はＬＳＩ上にあるメモリ出力を入力とする回路
６にそのまま出力される。セレクタ３の出力が”１”
（データが書き込まれていない）であれば、”１”がＬ
ＳＩ上にあるメモリ出力を入力とする回路６に出力され
る。このため、指定したアドレスにデータが書き込まれ
ていないときにはデータのすべてのビットに対応するｎ
個のゲート８のすべてから”１”が出力されることにな
るのでメモリ１の初期化すなわちメモリ１に初期化デー
タを書き込まなくても確定したデータがメモリ１より出
力されることになる。
【００２８】以上の説明では、第１の実施の形態におい
ては、書き込み状態出力部２内のフリップフロップ５の
セット端子にデコーダの出力と書き込み信号との論理積
の結果の信号を入力し、リセット端子にリセット信号を
入力し、複数のゲート８を論理積として、アドレスにデ
ータが書き込まれていないときにはｎ個のゲート８のす
べてから”０”が出力されるようにし、第２の実施の形
態においては、書き込み状態出力部７内のフリップフロ
ップ５のリセット端子にデコーダの出力と書き込み信号
との論理積の結果の信号を入力し、セット端子にリセッ
ト信号を入力し、複数のゲート８を論理和として、アド
レスにデータが書き込まれていないときにはｎ個のゲー
ト８のすべてから”１”が出力されるようにしたが、指
定したアドレスにデータが書き込まれていないときにメ
モリ出力を入力とする回路６に出力するデータとしてｎ
個のゲート８のすべてを”０”又は”１”とするのでな
くこれ以外の”０”と”１”とが混ざったデータが必要
なときには、図１の本発明のメモリ出力制御回路の第１
の実施の形態を示すブロック図や図２の本発明のメモリ
出力制御回路の第２の実施の形態を示すブロック図で示
した実施の形態の書き込み状態出力部と複数のゲートと
を次のように変えても良い。
ては、書き込み状態出力部２内のフリップフロップ５の
セット端子にデコーダの出力と書き込み信号との論理積
の結果の信号を入力し、リセット端子にリセット信号を
入力し、複数のゲート８を論理積として、アドレスにデ
ータが書き込まれていないときにはｎ個のゲート８のす
べてから”０”が出力されるようにし、第２の実施の形
態においては、書き込み状態出力部７内のフリップフロ
ップ５のリセット端子にデコーダの出力と書き込み信号
との論理積の結果の信号を入力し、セット端子にリセッ
ト信号を入力し、複数のゲート８を論理和として、アド
レスにデータが書き込まれていないときにはｎ個のゲー
ト８のすべてから”１”が出力されるようにしたが、指
定したアドレスにデータが書き込まれていないときにメ
モリ出力を入力とする回路６に出力するデータとしてｎ
個のゲート８のすべてを”０”又は”１”とするのでな
くこれ以外の”０”と”１”とが混ざったデータが必要
なときには、図１の本発明のメモリ出力制御回路の第１
の実施の形態を示すブロック図や図２の本発明のメモリ
出力制御回路の第２の実施の形態を示すブロック図で示
した実施の形態の書き込み状態出力部と複数のゲートと
を次のように変えても良い。
【００２９】すなわち、書き込み状態出力部内のフリッ
プフロップ５を、予め定めたアドレスに対応するフリッ
プフロップ５にはリセット信号によりリセットしメモリ
１へのデータの書き込み信号によってセットし、この予
め定めたアドレス以外のアドレスに対応するものにはリ
セット信号によりセットし書き込み信号によってリセッ
トするようにし、複数のゲートを、セレクタ３により選
択された出力を出すフリップフロップ５が複数のフリッ
プフロップ５のうちの予め定めたアドレスに対応するフ
リップフロップ５のときには論理積とし、セレクタ３に
より選択された出力を出すフリップフロップ５が複数の
フリップフロップ５のうちこの予め定めたアドレス以外
のアドレスに対応するフリップフロップ５のときには論
理和とする。
プフロップ５を、予め定めたアドレスに対応するフリッ
プフロップ５にはリセット信号によりリセットしメモリ
１へのデータの書き込み信号によってセットし、この予
め定めたアドレス以外のアドレスに対応するものにはリ
セット信号によりセットし書き込み信号によってリセッ
トするようにし、複数のゲートを、セレクタ３により選
択された出力を出すフリップフロップ５が複数のフリッ
プフロップ５のうちの予め定めたアドレスに対応するフ
リップフロップ５のときには論理積とし、セレクタ３に
より選択された出力を出すフリップフロップ５が複数の
フリップフロップ５のうちこの予め定めたアドレス以外
のアドレスに対応するフリップフロップ５のときには論
理和とする。
【００３０】
【発明の効果】以上説明したように、本発明のメモリ出
力制御回路によれば、メモリに記憶するデータに対応す
るアドレス毎に一つずつメモリの容量分対応して有する
複数の書き込み状態出力部により、アドレスにデータが
書き込まれると書き込み状態を出力しアドレスにデータ
が書き込まれていないときには未書き込み状態を出力
し、セレクタにより、アドレスを指定したときにこの指
定したアドレスに対応する書き込み状態出力部の出力を
選択し、複数のゲートにより、アドレスが指定されてメ
モリより出力した（読み出した）データをセレクタによ
り選択された書き込み状態出力部の出力に応じてデータ
を構成するビット毎に通過させたり通過させないように
してメモリの指定したアドレスにデータが書き込まれて
いないときには予め定めたデータを出力するようにする
ため、メモリの初期化すなわちメモリに初期化データを
書き込まなくても確定したデータがメモリより出力され
るので、メモリを有するＬＳＩの検証をするときに、予
めメモリを初期化する必要がなく、このため、書き込み
信号の状態を示すパタンを１００％の割合で検証のため
に用いることができ、検証効率を良くすることができ
る。
力制御回路によれば、メモリに記憶するデータに対応す
るアドレス毎に一つずつメモリの容量分対応して有する
複数の書き込み状態出力部により、アドレスにデータが
書き込まれると書き込み状態を出力しアドレスにデータ
が書き込まれていないときには未書き込み状態を出力
し、セレクタにより、アドレスを指定したときにこの指
定したアドレスに対応する書き込み状態出力部の出力を
選択し、複数のゲートにより、アドレスが指定されてメ
モリより出力した（読み出した）データをセレクタによ
り選択された書き込み状態出力部の出力に応じてデータ
を構成するビット毎に通過させたり通過させないように
してメモリの指定したアドレスにデータが書き込まれて
いないときには予め定めたデータを出力するようにする
ため、メモリの初期化すなわちメモリに初期化データを
書き込まなくても確定したデータがメモリより出力され
るので、メモリを有するＬＳＩの検証をするときに、予
めメモリを初期化する必要がなく、このため、書き込み
信号の状態を示すパタンを１００％の割合で検証のため
に用いることができ、検証効率を良くすることができ
る。
【図１】本発明のメモリ出力制御回路の第１の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図２】本発明のメモリ出力制御回路の第２の実施の形
態を示すブロック図である。
態を示すブロック図である。
【図３】従来のメモリを有するＬＳＩの検証を示す図で
ある。
ある。
１ メモリ ２ 書き込み状態出力部 ３ セレクタ ４ ゲート ５ フリップフロップ ６ メモリ出力を入力とする回路 ７ 書き込み状態出力部 ８ ゲート
Claims (6)
- 【請求項１】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有し、前記
アドレスに前記データが書き込まれると書き込み状態を
出力し、前記アドレスに前記データが書き込まれていな
いときには未書き込み状態を出力する複数の書き込み状
態出力部と、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記書き込み状態出力部の出
力を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データを前記セレクタにより選択された前記書き込み状
態出力部の出力に応じて前記データを構成するビット毎
に通過させたり通過させないようにする複数のゲート
と、 を備えたことを特徴とするメモリ出力制御回路。 - 【請求項２】 前記書き込み状態出力部は、前記データ
が書き込まれたことを示す書き込み状態と書き込まれる
ていないことを示す未書き込み状態との二つの状態を示
すフリップフロップを含むことを特徴とする請求項１記
載のメモリ出力制御回路。 - 【請求項３】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有しリセッ
ト信号と前記メモリへの前記データの書き込み信号とに
よってセット・リセットする複数のフリップフロップ
と、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記フリップフロップの出力
を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データを前記セレクタにより選択された前記フリップフ
ロップの出力に応じて前記データを構成するビット毎に
通過させたり通過させないようにする複数のゲートと、 を備えたことを特徴とするメモリ出力制御回路。 - 【請求項４】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有しリセッ
ト信号によりリセットし前記メモリへの前記データの書
き込み信号によってセットする複数のフリップフロップ
と、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記フリップフロップの出力
を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データと前記セレクタにより選択された前記フリップフ
ロップの出力との論理積を前記データを構成するビット
毎にとるようにした複数のゲートと、 を備えたことを特徴とするメモリ出力制御回路。 - 【請求項５】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有しリセッ
ト信号によりセットし前記メモリへの前記データの書き
込み信号によってリセットする複数のフリップフロップ
と、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記フリップフロップの出力
を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データと前記セレクタにより選択された前記フリップフ
ロップの出力との論理和を前記データを構成するビット
毎にとるようにした複数のゲートと、 を備えたことを特徴とするメモリ出力制御回路。 - 【請求項６】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有し予め定
めた前記アドレスに対応するものにはリセット信号によ
りリセットし前記メモリへの前記データの書き込み信号
によってセットし、予め定めた前記アドレス以外のアド
レスに対応するものには前記リセット信号によりセット
し前記書き込み信号によってリセットする複数のフリッ
プフロップと、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記フリップフロップの出力
を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データと前記セレクタにより選択された前記フリップフ
ロップの出力とを前記データを構成するビット毎に論理
演算するようにし、この論理演算を、前記セレクタによ
り選択された出力を出す前記フリップフロップが前記複
数のフリップフロップのうちの前記予め定めた前記アド
レスに対応するフリップフロップのときには論理積と
し、前記セレクタにより選択された出力を出す前記フリ
ップフロップが前記複数のフリップフロップのうち前記
予め定めた前記アドレス以外のアドレスに対応するフリ
ップフロップのときには論理和とした複数のゲートと、 を備えたことを特徴とするメモリ出力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14231299A JP3251265B2 (ja) | 1999-05-21 | 1999-05-21 | メモリ出力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14231299A JP3251265B2 (ja) | 1999-05-21 | 1999-05-21 | メモリ出力制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000329830A JP2000329830A (ja) | 2000-11-30 |
| JP3251265B2 true JP3251265B2 (ja) | 2002-01-28 |
Family
ID=15312440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14231299A Expired - Fee Related JP3251265B2 (ja) | 1999-05-21 | 1999-05-21 | メモリ出力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3251265B2 (ja) |
-
1999
- 1999-05-21 JP JP14231299A patent/JP3251265B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000329830A (ja) | 2000-11-30 |
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