JP3251265B2 - メモリ出力制御回路 - Google Patents
メモリ出力制御回路Info
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Description
に関し、特にメモリを有するLSIを検証するときにメ
モリの初期化を不要にしたメモリ出力制御回路に関す
る。
す図である図3に示すように、従来、メモリ1を含むL
SIを検証(テスト)する場合、メモリ出力を入力とす
る回路6、すなわち、メモリ1の内容をアドレスを指定
して読み込んで使用する複数のLSI内の回路を検証す
るときにはメモリ1からの出力を不定としないようにす
るために予めメモリ1を初期化して出力を確定する必要
がある。
データを書き込む必要があり、このデータを書き込むと
きのメモリ1に与える書き込み信号を例えば”0”か
ら”1”にして指定したアドレスに初期化データを書き
込むことにより初期化していた。すなわち書き込み信号
を”0”と”1”の二つの状態(パタン)を指定して初
期化していた。メモリ容量が多いとき、例えば512ワ
ードのメモリが16個搭載されたLSIのときには、初
期化するために512*16=8192ワードに初期化
データを書き込む必要があるため8192ワード*2状
態=16384状態すなわち16384パタンの書き込
み信号を発生する必要がある。一方、LSIをテストす
るときにはこの書き込み信号の状態を示すパタンの長さ
を通常例えば64Kパタン以内にする必要がある。この
ため、16384パタンの64Kパタンに占める割合は
25.6%となる。
を有するLSIの検証は、メモリからの出力を不定とし
ないようにするためにメモリに初期化データを書き込む
ことにより予めメモリを初期化している。そして、メモ
リ容量が多いとき、例えば512ワードのメモリが16
個搭載されたLSIのときには、初期化するために16
384パタンの書き込み信号を発生する必要がある。一
方、LSIをテストするときにはこの書き込み信号の状
態を示すパタンの長さを通常例えば64Kパタン以内に
する必要があるため、16384パタンの64Kパタン
に占める割合は25.6%となり、LSIの検証に用い
ることのできるパタンの割合は74%に過ぎず検証のた
めのパタン数が少なくなり検証効率が悪いという問題点
がある。
去するため、メモリを有するLSIの検証をするとき
に、予めメモリを初期化する必要がなく、このため、書
き込み信号の状態を示すパタンを100%の割合で検証
のために用いることができ、検証効率を良くすることの
できるメモリ出力制御回路を提供することにある。
力制御回路は、指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、前記メモリに記憶する前記データに対応する前記ア
ドレス毎に一つずつ前記メモリの容量分対応して有し、
前記アドレスに前記データが書き込まれると書き込み状
態を出力し、前記アドレスに前記データが書き込まれて
いないときには未書き込み状態を出力する複数の書き込
み状態出力部と、前記メモリの前記アドレスを指定した
ときにこの指定した前記アドレスに対応する前記書き込
み状態出力部の出力を選択するセレクタと、前記アドレ
スが指定されて前記メモリより出力した前記データを前
記セレクタにより選択された前記書き込み状態出力部の
出力に応じて前記データを構成するビット毎に通過させ
たり通過させないようにする複数のゲートと、を備えて
構成されている。
定されたアドレスにデータを書き込んで記憶し指定され
たアドレスのデータを出力するメモリと、前記メモリに
記憶する前記データに対応する前記アドレス毎に一つず
つ前記メモリの容量分対応して有しリセット信号により
リセットし前記メモリへの前記データの書き込み信号に
よってセットする複数のフリップフロップと、前記メモ
リの前記アドレスを指定したときにこの指定した前記ア
ドレスに対応する前記フリップフロップの出力を選択す
るセレクタと、前記アドレスが指定されて前記メモリよ
り出力した前記データと前記セレクタにより選択された
前記フリップフロップの出力との論理積を前記データを
構成するビット毎にとるようにした複数のゲートと、を
備えて構成されている。
定されたアドレスにデータを書き込んで記憶し指定され
たアドレスのデータを出力するメモリと、前記メモリに
記憶する前記データに対応する前記アドレス毎に一つず
つ前記メモリの容量分対応して有しリセット信号により
セットし前記メモリへの前記データの書き込み信号によ
ってリセットする複数のフリップフロップと、前記メモ
リの前記アドレスを指定したときにこの指定した前記ア
ドレスに対応する前記フリップフロップの出力を選択す
るセレクタと、前記アドレスが指定されて前記メモリよ
り出力した前記データと前記セレクタにより選択された
前記フリップフロップの出力との論理和を前記データを
構成するビット毎にとるようにした複数のゲートと、を
備えて構成されている。
定されたアドレスにデータを書き込んで記憶し指定され
たアドレスのデータを出力するメモリと、前記メモリに
記憶する前記データに対応する前記アドレス毎に一つず
つ前記メモリの容量分対応して有し予め定めた前記アド
レスに対応するものにはリセット信号によりリセットし
前記メモリへの前記データの書き込み信号によってセッ
トし、予め定めた前記アドレス以外のアドレスに対応す
るものには前記リセット信号によりセットし前記書き込
み信号によってリセットする複数のフリップフロップ
と、前記メモリの前記アドレスを指定したときにこの指
定した前記アドレスに対応する前記フリップフロップの
出力を選択するセレクタと、前記アドレスが指定されて
前記メモリより出力した前記データと前記セレクタによ
り選択された前記フリップフロップの出力とを前記デー
タを構成するビット毎に論理演算するようにし、この論
理演算を、前記セレクタにより選択された出力を出す前
記フリップフロップが前記複数のフリップフロップのう
ちの前記予め定めた前記アドレスに対応するフリップフ
ロップのときには論理積とし、前記セレクタにより選択
された出力を出す前記フリップフロップが前記複数のフ
リップフロップのうち前記予め定めた前記アドレス以外
のアドレスに対応するフリップフロップのときには論理
和とした複数のゲートと、を備えて構成されている。
て図面を参照して説明する。
1の実施の形態を示すブロック図である。
ドレス(例えば、mワード分のアドレスすなわちm個の
アドレスのうちの一つのアドレス)にデータ(例えば1
ワード、nビットのデータ)を書き込んで記憶し指定さ
れたアドレスのデータを出力するメモリ1と、メモリ1
に記憶するデータに対応するアドレス毎に一つずつメモ
リ1の容量分対応して有し、アドレスにデータが書き込
まれると書き込み状態(”1”)を出力し、アドレスに
データが書き込まれていないときには未書き込み状
態(”0”)を出力する複数(m個)の書き込み状態出
力部2と、メモリ1のアドレスを指定したときにこの指
定したアドレスに対応する書き込み状態出力部2の出力
を選択するセレクタ3と、アドレスが指定されてメモリ
1より出力したデータをセレクタ3により選択された書
き込み状態出力部2の出力に応じてデータを構成するビ
ット毎に通過させたり通過させないようにする複数(n
個)のゲート4とにより構成されている。
まれたことを示す書き込み状態と書き込まれていないこ
とを示す未書き込み状態との二つの状態を示すフリップ
フロップ5を含んでおり、このフリップフロップ5は、
メモリ1に記憶するデータに対応するアドレス毎に一つ
ずつメモリ1の容量分対応して設定されリセット信号に
よりリセット(例えば”0”を出力)しメモリ1へのデ
ータの書き込み信号によってセット(例えば”1”を出
力)する。
定されてメモリ1より出力したデータとセレクタ3によ
り選択されたフリップフロップ5の出力との論理積をデ
ータを構成するビット毎にとるようにしている。
入力する、従来例のLSI上にあるメモリ出力を入力と
する回路6を併せて示している。
の動作を詳細に説明する。
個のフリップフロップ5(図ではFFと記載してい
る。)のリセット端子に入力しこれらのフリップフロッ
プ5をリセット(フリップフロップ5は”0”を出力)
する。メモリ1のp(1〜m)ワード目のデータに対応
するアドレス(アドレスpと記載する。)にデータが書
き込まれるとm個の書き込み状態出力部2内のそれぞれ
のデコーダがこのアドレスpをデコードしp番目の書き
込み状態出力部2内のデコーダのみが”1”を出力し、
このデコーダの出力と書き込み信号との論理積の結果の
信号をセット端子に入力しp番目のフリップフロップ5
をセット(フリップフロップ5は”1”を出力)する。
する回路6を検証するとき、入力したいデータを記憶し
たアドレスを指定して読み出し信号によりこのデータを
読み出す。セレクタ3はこのアドレスを受けこのアドレ
スに対応するフリップフロップ5の出力を選択して出力
する。このアドレスにデータが書き込まれていればこの
アドレスに対応するフリップフロップ5の出力は”1”
でありしたがってセレクタ3の出力は”1”である。ま
た、このアドレスにデータが書き込まれていなければこ
のアドレスに対応するフリップフロップ5の出力は”
0”でありしたがってセレクタ3の出力も”0”であ
る。メモリ1より読み出したデータ(nビット)をn個
のゲート4によりビット毎にセレクタ3の出力と論理積
をとる。すなわち、セレクタ3の出力が”1”(データ
が書き込まれている)であれば、読み出したデータ(n
ビット)はLSI上にあるメモリ出力を入力とする回路
6にそのまま出力される。セレクタ3の出力が”0”
(データが書き込まれていない)であれば、”0”がL
SI上にあるメモリ出力を入力とする回路6に出力され
る。このため、指定したアドレスにデータが書き込まれ
ていないときにはデータのすべてのビットに対応するn
個のゲート4のすべてから”0”が出力されることにな
るのでメモリ1の初期化すなわちメモリ1に初期化デー
タを書き込まなくても確定したデータがメモリ1より出
力されることになる。
2の実施の形態を示すブロック図である。
のメモリ出力制御回路の第1の実施の形態を示すブロッ
ク図で示した実施の形態の書き込み状態出力部2と複数
のゲート4とを変えたものである。すなわち、第1の実
施の形態の書き込み状態出力部2内のフリップフロップ
5のセット端子の入力とリセット端子の入力とを、第2
の実施の形態では書き込み状態出力部7内のフリップフ
ロップ5のリセット端子の入力とセット端子の入力とに
し、複数(n個)のゲート8が第1の実施の形態では論
理積であったものを第2の実施の形態では論理和に変え
ている。
定されたアドレス(例えば、mワード分のアドレスすな
わちm個のアドレスのうちの一つのアドレス)にデータ
(例えば1ワード、nビットのデータ)を書き込んで記
憶し指定されたアドレスのデータを出力するメモリ1
と、メモリ1に記憶するデータに対応するアドレス毎に
一つずつメモリ1の容量分対応して有し、アドレスにデ
ータが書き込まれると書き込み状態(”0”)を出力
し、アドレスにデータが書き込まれていないときには未
書き込み状態(”1”)を出力する複数(m個)の書き
込み状態出力部7と、メモリ1のアドレスを指定したと
きにこの指定したアドレスに対応する書き込み状態出力
部7の出力を選択するセレクタ3と、アドレスが指定さ
れてメモリ1より出力したデータをセレクタ3により選
択された書き込み状態出力部7の出力に応じてデータを
構成するビット毎に通過させたり通過させないようにす
る複数(n個)のゲート8とにより構成されている。
まれたことを示す書き込み状態と書き込まれていないこ
とを示す未書き込み状態との二つの状態を示すフリップ
フロップ5を含んでおり、このフリップフロップ5は、
メモリ1に記憶するデータに対応するアドレス毎に一つ
ずつメモリ1の容量分対応して設定されリセット信号に
よりセット(例えば”1”を出力)しメモリ1へのデー
タの書き込み信号によってリセット(例えば”0”を出
力)する。
定されてメモリ1より出力したデータとセレクタ3によ
り選択されたフリップフロップ5の出力との論理和をデ
ータを構成するビット毎にとるようにしている。
入力する、従来例のLSI上にあるメモリ出力を入力と
する回路6を併せて示している。
の動作を詳細に説明する。
個のフリップフロップ5(図ではFFと記載してい
る。)のセット端子に入力しこれらのフリップフロップ
5をセット(フリップフロップ5は”1”を出力)す
る。メモリ1のp(1〜m)ワード目のデータに対応す
るアドレス(アドレスpと記載する。)にデータが書き
込まれるとm個の書き込み状態出力部7内のそれぞれの
デコーダがこのアドレスpをデコードしp番目の書き込
み状態出力部7内のデコーダのみが”1”を出力し、こ
のデコーダの出力と書き込み信号との論理積の結果の信
号をリセット端子に入力しp番目のフリップフロップ5
をリセット(フリップフロップ5は”0”を出力)す
る。
する回路6を検証するとき、入力したいデータを記憶し
たアドレスを指定して読み出し信号によりこのデータを
読み出す。セレクタ3はこのアドレスを受けこのアドレ
スに対応するフリップフロップ5の出力を選択して出力
する。このアドレスにデータが書き込まれていればこの
アドレスに対応するフリップフロップ5の出力は”0”
でありしたがってセレクタ3の出力は”0”である。ま
た、このアドレスにデータが書き込まれていなければこ
のアドレスに対応するフリップフロップ5の出力は”
1”でありしたがってセレクタ3の出力も”1”であ
る。メモリ1より読み出したデータ(nビット)をn個
のゲート8によりビット毎にセレクタ3の出力と論理和
をとる。すなわち、セレクタ3の出力が”0”(データ
が書き込まれている)であれば、読み出したデータ(n
ビット)はLSI上にあるメモリ出力を入力とする回路
6にそのまま出力される。セレクタ3の出力が”1”
(データが書き込まれていない)であれば、”1”がL
SI上にあるメモリ出力を入力とする回路6に出力され
る。このため、指定したアドレスにデータが書き込まれ
ていないときにはデータのすべてのビットに対応するn
個のゲート8のすべてから”1”が出力されることにな
るのでメモリ1の初期化すなわちメモリ1に初期化デー
タを書き込まなくても確定したデータがメモリ1より出
力されることになる。
ては、書き込み状態出力部2内のフリップフロップ5の
セット端子にデコーダの出力と書き込み信号との論理積
の結果の信号を入力し、リセット端子にリセット信号を
入力し、複数のゲート8を論理積として、アドレスにデ
ータが書き込まれていないときにはn個のゲート8のす
べてから”0”が出力されるようにし、第2の実施の形
態においては、書き込み状態出力部7内のフリップフロ
ップ5のリセット端子にデコーダの出力と書き込み信号
との論理積の結果の信号を入力し、セット端子にリセッ
ト信号を入力し、複数のゲート8を論理和として、アド
レスにデータが書き込まれていないときにはn個のゲー
ト8のすべてから”1”が出力されるようにしたが、指
定したアドレスにデータが書き込まれていないときにメ
モリ出力を入力とする回路6に出力するデータとしてn
個のゲート8のすべてを”0”又は”1”とするのでな
くこれ以外の”0”と”1”とが混ざったデータが必要
なときには、図1の本発明のメモリ出力制御回路の第1
の実施の形態を示すブロック図や図2の本発明のメモリ
出力制御回路の第2の実施の形態を示すブロック図で示
した実施の形態の書き込み状態出力部と複数のゲートと
を次のように変えても良い。
プフロップ5を、予め定めたアドレスに対応するフリッ
プフロップ5にはリセット信号によりリセットしメモリ
1へのデータの書き込み信号によってセットし、この予
め定めたアドレス以外のアドレスに対応するものにはリ
セット信号によりセットし書き込み信号によってリセッ
トするようにし、複数のゲートを、セレクタ3により選
択された出力を出すフリップフロップ5が複数のフリッ
プフロップ5のうちの予め定めたアドレスに対応するフ
リップフロップ5のときには論理積とし、セレクタ3に
より選択された出力を出すフリップフロップ5が複数の
フリップフロップ5のうちこの予め定めたアドレス以外
のアドレスに対応するフリップフロップ5のときには論
理和とする。
力制御回路によれば、メモリに記憶するデータに対応す
るアドレス毎に一つずつメモリの容量分対応して有する
複数の書き込み状態出力部により、アドレスにデータが
書き込まれると書き込み状態を出力しアドレスにデータ
が書き込まれていないときには未書き込み状態を出力
し、セレクタにより、アドレスを指定したときにこの指
定したアドレスに対応する書き込み状態出力部の出力を
選択し、複数のゲートにより、アドレスが指定されてメ
モリより出力した(読み出した)データをセレクタによ
り選択された書き込み状態出力部の出力に応じてデータ
を構成するビット毎に通過させたり通過させないように
してメモリの指定したアドレスにデータが書き込まれて
いないときには予め定めたデータを出力するようにする
ため、メモリの初期化すなわちメモリに初期化データを
書き込まなくても確定したデータがメモリより出力され
るので、メモリを有するLSIの検証をするときに、予
めメモリを初期化する必要がなく、このため、書き込み
信号の状態を示すパタンを100%の割合で検証のため
に用いることができ、検証効率を良くすることができ
る。
態を示すブロック図である。
態を示すブロック図である。
ある。
Claims (6)
- 【請求項1】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有し、前記
アドレスに前記データが書き込まれると書き込み状態を
出力し、前記アドレスに前記データが書き込まれていな
いときには未書き込み状態を出力する複数の書き込み状
態出力部と、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記書き込み状態出力部の出
力を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データを前記セレクタにより選択された前記書き込み状
態出力部の出力に応じて前記データを構成するビット毎
に通過させたり通過させないようにする複数のゲート
と、 を備えたことを特徴とするメモリ出力制御回路。 - 【請求項2】 前記書き込み状態出力部は、前記データ
が書き込まれたことを示す書き込み状態と書き込まれる
ていないことを示す未書き込み状態との二つの状態を示
すフリップフロップを含むことを特徴とする請求項1記
載のメモリ出力制御回路。 - 【請求項3】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有しリセッ
ト信号と前記メモリへの前記データの書き込み信号とに
よってセット・リセットする複数のフリップフロップ
と、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記フリップフロップの出力
を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データを前記セレクタにより選択された前記フリップフ
ロップの出力に応じて前記データを構成するビット毎に
通過させたり通過させないようにする複数のゲートと、 を備えたことを特徴とするメモリ出力制御回路。 - 【請求項4】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有しリセッ
ト信号によりリセットし前記メモリへの前記データの書
き込み信号によってセットする複数のフリップフロップ
と、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記フリップフロップの出力
を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データと前記セレクタにより選択された前記フリップフ
ロップの出力との論理積を前記データを構成するビット
毎にとるようにした複数のゲートと、 を備えたことを特徴とするメモリ出力制御回路。 - 【請求項5】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有しリセッ
ト信号によりセットし前記メモリへの前記データの書き
込み信号によってリセットする複数のフリップフロップ
と、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記フリップフロップの出力
を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データと前記セレクタにより選択された前記フリップフ
ロップの出力との論理和を前記データを構成するビット
毎にとるようにした複数のゲートと、 を備えたことを特徴とするメモリ出力制御回路。 - 【請求項6】 指定されたアドレスにデータを書き込ん
で記憶し指定されたアドレスのデータを出力するメモリ
と、 前記メモリに記憶する前記データに対応する前記アドレ
ス毎に一つずつ前記メモリの容量分対応して有し予め定
めた前記アドレスに対応するものにはリセット信号によ
りリセットし前記メモリへの前記データの書き込み信号
によってセットし、予め定めた前記アドレス以外のアド
レスに対応するものには前記リセット信号によりセット
し前記書き込み信号によってリセットする複数のフリッ
プフロップと、 前記メモリの前記アドレスを指定したときにこの指定し
た前記アドレスに対応する前記フリップフロップの出力
を選択するセレクタと、 前記アドレスが指定されて前記メモリより出力した前記
データと前記セレクタにより選択された前記フリップフ
ロップの出力とを前記データを構成するビット毎に論理
演算するようにし、この論理演算を、前記セレクタによ
り選択された出力を出す前記フリップフロップが前記複
数のフリップフロップのうちの前記予め定めた前記アド
レスに対応するフリップフロップのときには論理積と
し、前記セレクタにより選択された出力を出す前記フリ
ップフロップが前記複数のフリップフロップのうち前記
予め定めた前記アドレス以外のアドレスに対応するフリ
ップフロップのときには論理和とした複数のゲートと、 を備えたことを特徴とするメモリ出力制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14231299A JP3251265B2 (ja) | 1999-05-21 | 1999-05-21 | メモリ出力制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14231299A JP3251265B2 (ja) | 1999-05-21 | 1999-05-21 | メモリ出力制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000329830A JP2000329830A (ja) | 2000-11-30 |
JP3251265B2 true JP3251265B2 (ja) | 2002-01-28 |
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ID=15312440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14231299A Expired - Fee Related JP3251265B2 (ja) | 1999-05-21 | 1999-05-21 | メモリ出力制御回路 |
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Country | Link |
---|---|
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-
1999
- 1999-05-21 JP JP14231299A patent/JP3251265B2/ja not_active Expired - Fee Related
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