JPH07105080A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH07105080A JPH07105080A JP25204293A JP25204293A JPH07105080A JP H07105080 A JPH07105080 A JP H07105080A JP 25204293 A JP25204293 A JP 25204293A JP 25204293 A JP25204293 A JP 25204293A JP H07105080 A JPH07105080 A JP H07105080A
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- JP
- Japan
- Prior art keywords
- address
- ram
- integrated circuit
- input
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】シーケンシャル・メモリの高速動作を可能とす
る。 【構成】ＲＡＭ１１を含む半導体集積回路１の内部にＲ
ＡＭ専用の内部のアドレス生成回路としてのＮビットカ
ウンタ１２を有し、アドレス入力端子１０２を介して入
力する直接アドレスを指定する動作モードと、内部のア
ドレス生成回路としてのＮビットカウンタ１２の出力を
ＲＡＭ１１のアドレス入力とする動作モードとの２つの
モードを選択する為のセレクタ１３を有し、かかる一体
化構造とアドレス生成回路を１つのカウンタで構成する
ことによりシーケンシャル・リード／ライト時の遅延時
間を著しく圧縮し、シーケンシャル・メモリの高速動作
を可能とする。
る。 【構成】ＲＡＭ１１を含む半導体集積回路１の内部にＲ
ＡＭ専用の内部のアドレス生成回路としてのＮビットカ
ウンタ１２を有し、アドレス入力端子１０２を介して入
力する直接アドレスを指定する動作モードと、内部のア
ドレス生成回路としてのＮビットカウンタ１２の出力を
ＲＡＭ１１のアドレス入力とする動作モードとの２つの
モードを選択する為のセレクタ１３を有し、かかる一体
化構造とアドレス生成回路を１つのカウンタで構成する
ことによりシーケンシャル・リード／ライト時の遅延時
間を著しく圧縮し、シーケンシャル・メモリの高速動作
を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にメモリのアドレス順にシーケンシャルにリード／ラ
イトを行なう高速ＲＡＭを有する半導体集積回路に関す
る。
特にメモリのアドレス順にシーケンシャルにリード／ラ
イトを行なう高速ＲＡＭを有する半導体集積回路に関す
る。
【０００２】
【従来の技術】従来は、図２の一点鎖線で示すＲＡＭ部
Ａのように、ＲＡＭ２１と必要な入出力端子のみがＬＳ
Ｉ構成で、シーケンシャル・リード／ライト時は、二点
鎖線に示すように外部に設けたＬＳＩ構成のアドレス生
成部ＢでＲＡＭ部Ａのアドレスを生成し、アドレス入力
端子２０１を介して入力する外部からの直接のアドレス
入力信号との選択用のセレクタ２３を経由してＲＡＭ部
Ａのアドレス入力端子２０５に入力する。アドレス生成
部Ｂは、複数個の４ビットカウンタ、図２の場合は２個
の４ビットカウンタ２２（ａ），２２（ｂ）を組み合わ
せて構成したＮビットカウンタでできており、４ビット
カウンタ２２（ａ）のキャリー（ＣＲＹ）信号を４ビッ
トカウンタ２２（ｂ）のイネーブル入力（ＥＮ）に入力
し、４ビットカウンタ２２（ａ）のＣＲＹ信号と４ビッ
トカウンタ２２（ｂ）のＣＲＹ信号とを図示しない４ビ
ットカウンタ２２（ｃ）のＥＮに入力するというように
次次に前段のカウンタが後段のカウンタを制御していく
ことにより複数個のカウンタを制御し、あたかも１つの
カウンタであるように動作している。
Ａのように、ＲＡＭ２１と必要な入出力端子のみがＬＳ
Ｉ構成で、シーケンシャル・リード／ライト時は、二点
鎖線に示すように外部に設けたＬＳＩ構成のアドレス生
成部ＢでＲＡＭ部Ａのアドレスを生成し、アドレス入力
端子２０１を介して入力する外部からの直接のアドレス
入力信号との選択用のセレクタ２３を経由してＲＡＭ部
Ａのアドレス入力端子２０５に入力する。アドレス生成
部Ｂは、複数個の４ビットカウンタ、図２の場合は２個
の４ビットカウンタ２２（ａ），２２（ｂ）を組み合わ
せて構成したＮビットカウンタでできており、４ビット
カウンタ２２（ａ）のキャリー（ＣＲＹ）信号を４ビッ
トカウンタ２２（ｂ）のイネーブル入力（ＥＮ）に入力
し、４ビットカウンタ２２（ａ）のＣＲＹ信号と４ビッ
トカウンタ２２（ｂ）のＣＲＹ信号とを図示しない４ビ
ットカウンタ２２（ｃ）のＥＮに入力するというように
次次に前段のカウンタが後段のカウンタを制御していく
ことにより複数個のカウンタを制御し、あたかも１つの
カウンタであるように動作している。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路のアドレス生成回路は、ＲＡＭとは別のＬＳＩ
構成なので、アドレスを生成してＲＡＭに入力するまで
に遅延が発生する。またアドレス生成回路は、図２に示
すように複数個の４ビットカウンタを組み合わせてでき
ており、カウンタの制御をキャリー（ＣＲＹ）出力、イ
ネーブル（ＥＮ）入力で行うので、カウンタ間にまたが
るカウント・アップの時には更に大きな遅延が発生す
る。この為、高速で動作する半導体集積回路では、ＲＡ
Ｍ及び外部の動作にアドレス生成回路が追いつかなくな
ると言う問題点がある。
集積回路のアドレス生成回路は、ＲＡＭとは別のＬＳＩ
構成なので、アドレスを生成してＲＡＭに入力するまで
に遅延が発生する。またアドレス生成回路は、図２に示
すように複数個の４ビットカウンタを組み合わせてでき
ており、カウンタの制御をキャリー（ＣＲＹ）出力、イ
ネーブル（ＥＮ）入力で行うので、カウンタ間にまたが
るカウント・アップの時には更に大きな遅延が発生す
る。この為、高速で動作する半導体集積回路では、ＲＡ
Ｍ及び外部の動作にアドレス生成回路が追いつかなくな
ると言う問題点がある。
【０００４】本発明の目的は上述した問題点を解決し、
アドレス生成からＲＡＭ入力までの遅延を著しく減少さ
せた半導体集積回路を提供することにある。
アドレス生成からＲＡＭ入力までの遅延を著しく減少さ
せた半導体集積回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の回路は、外部か
ら受けるアドレスをランダムリード・ライト用の第一の
アドレス入力とし、外部から受けるクロックによって動
作するカウンタの出力をデータ入力をアドレス順にシー
ケンシャルにリード／ライトするシーケンシャルリード
・ライト用の第二のアドレス入力とするＲＡＭを有する
半導体集積回路において、前記カウンタと前記ＲＡＭお
よび前記第一および第二のアドレスを切り替えるセレク
タとを一体化構成した構成を有する。
ら受けるアドレスをランダムリード・ライト用の第一の
アドレス入力とし、外部から受けるクロックによって動
作するカウンタの出力をデータ入力をアドレス順にシー
ケンシャルにリード／ライトするシーケンシャルリード
・ライト用の第二のアドレス入力とするＲＡＭを有する
半導体集積回路において、前記カウンタと前記ＲＡＭお
よび前記第一および第二のアドレスを切り替えるセレク
タとを一体化構成した構成を有する。
【０００６】また本発明の回路は、前記ＲＡＭがＭ本の
データ入力及びデータ出力とＮ本のアドレス入力とを有
し、前記カウンタが前記第一のアドレスと同じＮビット
のアドレスを生成する構成を有する。
データ入力及びデータ出力とＮ本のアドレス入力とを有
し、前記カウンタが前記第一のアドレスと同じＮビット
のアドレスを生成する構成を有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は、本発明の一実施例の半導体集積回
路の構成図である。
路の構成図である。
【０００９】本実施例の半導体集積回路１は、ＲＡＭ１
１と、アドレス生成回路を構成するＮビットカウンタ１
２と、アドレスを切り替えるセレクタ１３のほか、Ｍ本
のデータ入力を受けるデータ入力端子１０１及びＭ本の
データ出力を送出するデータ出力端子１０６、Ｎ本のア
ドレス入力を受けるアドレス入力端子１０２、リード／
ライト制御信号を受けるリードライト制御信号入力端子
１０５と、クロック入力を受けるクロック入力端子１０
３と、セレクタを切り替えるモード切替信号を受けるモ
ード切替信号入力端子１０４とを有する。Ｎビットカウ
ンタ１２はクロック端子１０３を介して受ける外部から
のクロック（ＣＬＫ）によって動作するカウンタであ
り、出力がＲＡＭ１１のアドレス信号線の本数と同じＮ
本の出力を持つＮビットカウンタである。セレクタ１３
は、アドレス入力端子１０２を介して受ける外部からの
アドレス信号を第一のアドレス入力とし、アドレス生成
回路であるＮビットカウンタ１２の出力を第二のアドレ
ス入力として、これら第一のアドレス入力と第二のアド
レス入力を選択する為にモード切替信号入力端子１０４
を介して受ける外部からのモード切替信号によってセレ
クト動作するセレクタであり、Ｎビットの出力をＲＡＭ
１１のアドレス入力として供給する。
１と、アドレス生成回路を構成するＮビットカウンタ１
２と、アドレスを切り替えるセレクタ１３のほか、Ｍ本
のデータ入力を受けるデータ入力端子１０１及びＭ本の
データ出力を送出するデータ出力端子１０６、Ｎ本のア
ドレス入力を受けるアドレス入力端子１０２、リード／
ライト制御信号を受けるリードライト制御信号入力端子
１０５と、クロック入力を受けるクロック入力端子１０
３と、セレクタを切り替えるモード切替信号を受けるモ
ード切替信号入力端子１０４とを有する。Ｎビットカウ
ンタ１２はクロック端子１０３を介して受ける外部から
のクロック（ＣＬＫ）によって動作するカウンタであ
り、出力がＲＡＭ１１のアドレス信号線の本数と同じＮ
本の出力を持つＮビットカウンタである。セレクタ１３
は、アドレス入力端子１０２を介して受ける外部からの
アドレス信号を第一のアドレス入力とし、アドレス生成
回路であるＮビットカウンタ１２の出力を第二のアドレ
ス入力として、これら第一のアドレス入力と第二のアド
レス入力を選択する為にモード切替信号入力端子１０４
を介して受ける外部からのモード切替信号によってセレ
クト動作するセレクタであり、Ｎビットの出力をＲＡＭ
１１のアドレス入力として供給する。
【００１０】本実施例では、セレクタ１３の制御によっ
てシーケンシャル・リード／ライト・モードとランダム
・リード／ライト・モードとの二通りの動作モードを選
択でき、シーケンシャル・リード／ライト・モード時は
アドレス生成回路とするＮビットカウンタ１２によって
生成されたアドレスを用い、シーケンシャルにＲＡＭ１
１にデータ入力端子１０１を介して入力するデータ入力
をリード／ライトする。ランダム・リード／ライト・モ
ード時は通常のＲＡＭとして動作し、アドレス入力端子
１０２を介して外部から入力されたアドレス入力にもと
づいてデータ入力をリード／ライトする。
てシーケンシャル・リード／ライト・モードとランダム
・リード／ライト・モードとの二通りの動作モードを選
択でき、シーケンシャル・リード／ライト・モード時は
アドレス生成回路とするＮビットカウンタ１２によって
生成されたアドレスを用い、シーケンシャルにＲＡＭ１
１にデータ入力端子１０１を介して入力するデータ入力
をリード／ライトする。ランダム・リード／ライト・モ
ード時は通常のＲＡＭとして動作し、アドレス入力端子
１０２を介して外部から入力されたアドレス入力にもと
づいてデータ入力をリード／ライトする。
【００１１】こうして、カウンタ１個によるアドレス生
成回路を内蔵したＲＡＭとして構成することにより、遅
延時間を著しく圧縮することができる。
成回路を内蔵したＲＡＭとして構成することにより、遅
延時間を著しく圧縮することができる。
【００１２】
【発明の効果】以上説明したように本発明は、半導体集
積回路のＲＡＭにおいて、Ｎビットカウンタ１個による
アドレス生成回路を一体化構成として内蔵することによ
り、シーケンシャル・リード／ライト時の遅延を大幅に
減少することが可能となり、高速で動作する装置に対応
するＲＡＭを構築できるという効果がある。
積回路のＲＡＭにおいて、Ｎビットカウンタ１個による
アドレス生成回路を一体化構成として内蔵することによ
り、シーケンシャル・リード／ライト時の遅延を大幅に
減少することが可能となり、高速で動作する装置に対応
するＲＡＭを構築できるという効果がある。
【図１】本発明の一実施例の半導体集積回路の構成図で
ある。
ある。
【図２】従来の半導体集積回路の構成図である。
１ 半導体集積回路 １１，２１ ＲＡＭ １２ Ｎビットカウンタ １３，２３ セレクタ ２２（ａ），２２（ｂ） ４ビットカウンタ
Claims (2)
- 【請求項１】 外部から受けるアドレスをランダムリー
ド・ライト用の第一のアドレス入力とし、外部から受け
るクロックによって動作するカウンタの出力をデータ入
力をアドレス順にシーケンシャルにリード／ライトする
シーケンシャルリード・ライト用の第二のアドレス入力
とするＲＡＭを有する半導体集積回路において、前記カ
ウンタと前記ＲＡＭおよび前記第一および第二のアドレ
スを切り替えるセレクタとを一体化構成したことを特徴
とする半導体集積回路。 - 【請求項２】 前記ＲＡＭがＭ本のデータ入力及びデー
タ出力とＮ本のアドレス入力とを有し、前記カウンタが
前記第一のアドレスと同じＮビットのアドレスを生成す
ることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25204293A JPH07105080A (ja) | 1993-10-08 | 1993-10-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25204293A JPH07105080A (ja) | 1993-10-08 | 1993-10-08 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105080A true JPH07105080A (ja) | 1995-04-21 |
Family
ID=17231770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25204293A Withdrawn JPH07105080A (ja) | 1993-10-08 | 1993-10-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329721B1 (ko) * | 1997-10-29 | 2002-06-20 | 나까무라 쇼오 | 데이터압축용 어드레스발생회로 |
-
1993
- 1993-10-08 JP JP25204293A patent/JPH07105080A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100329721B1 (ko) * | 1997-10-29 | 2002-06-20 | 나까무라 쇼오 | 데이터압축용 어드레스발생회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001226 |