JP2734312B2 - メモリ回路 - Google Patents
メモリ回路Info
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- JP2734312B2 JP2734312B2 JP4252605A JP25260592A JP2734312B2 JP 2734312 B2 JP2734312 B2 JP 2734312B2 JP 4252605 A JP4252605 A JP 4252605A JP 25260592 A JP25260592 A JP 25260592A JP 2734312 B2 JP2734312 B2 JP 2734312B2
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Memory System (AREA)
Description
【０００１】
【産業上の利用分野】本発明は特に高速のメモリとデー
タバスを１チップに集積するマイクロプロセッサ、シグ
ナルプロセッサなどの半導体集積回路を実現するのに適
したメモリ回路に関するものである。
タバスを１チップに集積するマイクロプロセッサ、シグ
ナルプロセッサなどの半導体集積回路を実現するのに適
したメモリ回路に関するものである。
【０００２】
【従来の技術】以下、従来のメモリ回路について図面を
参照しながら説明する。
参照しながら説明する。
【０００３】従来のメモリ回路の構成の一例を図３に示
す。図３のメモリ回路はデータバスに対しデータの読み
出し、書き込みを行なう、プロッセッサなどに用いられ
るメモリ回路の一例である。図３で３０１はスタティッ
クＲＡＭ、３０２は読み出しデータ信号線、３０３は書
き込みデータ信号線、３０４はアドレス信号線、３０５
はデータバス、３０６は制御回路である。
す。図３のメモリ回路はデータバスに対しデータの読み
出し、書き込みを行なう、プロッセッサなどに用いられ
るメモリ回路の一例である。図３で３０１はスタティッ
クＲＡＭ、３０２は読み出しデータ信号線、３０３は書
き込みデータ信号線、３０４はアドレス信号線、３０５
はデータバス、３０６は制御回路である。
【０００４】図３のメモリ回路では、読み出し時にはス
タティックＲＡＭ３０１からデータが読み出され、読み
出しデータ信号線３０２を介してデータバス３０５にデ
ータが読み出される。書き込み時にはデータバス３０５
のデータが書き込み信号線３０３を介してスタティック
ＲＡＭ３０１に書き込まれる。制御回路３０６はスタテ
ィックＲＡＭ３０１とデータバスのデータの制御（通常
はバスドライバなど特に記載していない）を行なう。ス
タティックＲＡＭ３０１のアドレスはアドレス信号線３
０４で供給される。
タティックＲＡＭ３０１からデータが読み出され、読み
出しデータ信号線３０２を介してデータバス３０５にデ
ータが読み出される。書き込み時にはデータバス３０５
のデータが書き込み信号線３０３を介してスタティック
ＲＡＭ３０１に書き込まれる。制御回路３０６はスタテ
ィックＲＡＭ３０１とデータバスのデータの制御（通常
はバスドライバなど特に記載していない）を行なう。ス
タティックＲＡＭ３０１のアドレスはアドレス信号線３
０４で供給される。
【０００５】次に図４を用いて図３に示す従来のメモリ
回路のタイミングを説明する。図４は図３に示す従来の
メモリ回路のタイミング図である。読み出し時には４０
１のタイミングでスタティックＲＡＭ３０１のデータが
読み出される。次に４０２のタイミングで読み出された
データがデータバス３０５を介して転送される。４０３
のタイミングでは読み出し時には何も行なわれない。
回路のタイミングを説明する。図４は図３に示す従来の
メモリ回路のタイミング図である。読み出し時には４０
１のタイミングでスタティックＲＡＭ３０１のデータが
読み出される。次に４０２のタイミングで読み出された
データがデータバス３０５を介して転送される。４０３
のタイミングでは読み出し時には何も行なわれない。
【０００６】書き込み時には４１１のタイミングでは何
も行なわれない。次に４１２のタイミングでＲＡＭに書
き込まれるデータがデータバス３０５を介して転送され
る。次に４１３のタイミングでスタティックＲＡＭ３０
１にデータが書き込まれる。読み出し時の４０３のタイ
ミングと書き込み時の４１１のタイミングは無駄なタイ
ミングであり、これを避けるためにはバスのタイミング
を読み出し、書き込みに応じて変える必要があるが、プ
ロセッサなどでは困難である。データバスのタイミング
を読み出しと書き込みで同じにすると、読み出しのタイ
ミング、４０１と４１１、バス（データ転送）のタイミ
ング、４０２と４１２、書き込みのタイミング、４０３
と４１３は同じタイミングになり、読み出し、バス（デ
ータ転送）、書き込みの３つのタイミングで制御が行な
われる。
も行なわれない。次に４１２のタイミングでＲＡＭに書
き込まれるデータがデータバス３０５を介して転送され
る。次に４１３のタイミングでスタティックＲＡＭ３０
１にデータが書き込まれる。読み出し時の４０３のタイ
ミングと書き込み時の４１１のタイミングは無駄なタイ
ミングであり、これを避けるためにはバスのタイミング
を読み出し、書き込みに応じて変える必要があるが、プ
ロセッサなどでは困難である。データバスのタイミング
を読み出しと書き込みで同じにすると、読み出しのタイ
ミング、４０１と４１１、バス（データ転送）のタイミ
ング、４０２と４１２、書き込みのタイミング、４０３
と４１３は同じタイミングになり、読み出し、バス（デ
ータ転送）、書き込みの３つのタイミングで制御が行な
われる。
【０００７】
【発明が解決しようとする課題】しかしながら前記従来
のメモリ回路では、１マシンサイクルで読み出し、バス
（データ転送）、書き込みを行なう必要があり、メモリ
は読み出し、書き込みともに高速動作が必要であり、デ
ータバスも高速動作が必要である。またメモリの容量が
大きくなると高速化が困難であり、データバスも回路規
模が大きくなると高速化が困難である。さらに高速動作
を実現するためには１チップ半導体集積回路では消費電
力が増大するなどの課題がある。
のメモリ回路では、１マシンサイクルで読み出し、バス
（データ転送）、書き込みを行なう必要があり、メモリ
は読み出し、書き込みともに高速動作が必要であり、デ
ータバスも高速動作が必要である。またメモリの容量が
大きくなると高速化が困難であり、データバスも回路規
模が大きくなると高速化が困難である。さらに高速動作
を実現するためには１チップ半導体集積回路では消費電
力が増大するなどの課題がある。
【０００８】本発明は、前記課題を解決するもので、半
導体集積回路に適した低速低消費電力動作が可能なメモ
リ回路あるいは高速動作可能なメモリ回路を提供するも
のである。
導体集積回路に適した低速低消費電力動作が可能なメモ
リ回路あるいは高速動作可能なメモリ回路を提供するも
のである。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するために以下のような構成を有している。すなわ
ち、データを格納するスタティックＲＡＭと、 書き込み
アドレスまたは読み出しアドレスを転送するアドレス信
号線と、 書き込み時にアドレス信号線の当該の書き込み
アドレスを保持し、以前保持していた書き込みアドレス
を出力するアドレスラッチと、 アドレスラッチとアドレ
ス信号線に接続され、書き込み時にアドレスラッチの以
前保持していた書き込みアドレスを選択し、読み出し時
にアドレス信号線の読み出しアドレスを選択し、選択し
たアドレスを出力するアドレス選択回路と、 アドレス選
択回路のアドレス出力をスタティックＲＡＭに入力する
ＲＡＭアドレス信号線と、 アドレスラッチとアドレス信
号線に接続され、読み出し時にアドレスラッチの以前保
持していた書き込みアドレスとアドレス信号線のアドレ
スとを比較して、一致する場合には一致信号を制御回路
に出力するアドレス比較回路と、 スタティックＲＡＭか
らの読み出しデータを出力する読み出しデータ信号線
と、スタティックＲＡＭへの書き込みデータを入力する
書き込みデータ信号線と、 データ転送を行うデータバス
と、 データバスに接続され、書き込み時にデータバスの
当該の書き込みデータを保持し、以前保持していた書き
込みデータを書き込みデータ信号線に出力するデータラ
ッチと、 読み出しデータ信号線と書き込みデータ信号線
に接続され、読み出し時にアドレス比較回路が一致信号
を出力する場合には書き込みデータ信号線のデータを選
択し、読み出し時にアドレス比較回路が一致信号を出力
しない場合には読み出しデータ信号線のデータを選択
し、選択したデータをデータバスに出力するデータ選択
回路と、 読み出し、書き込みの状態および前記一致信号
の有無に応じてスタティックＲＡＭとデータラッチとデ
ータ選択回路とアドレスラッチとアドレス選択回路とア
ドレス比較回路を制御する制御回路からなることを特徴
とする。
決するために以下のような構成を有している。すなわ
ち、データを格納するスタティックＲＡＭと、 書き込み
アドレスまたは読み出しアドレスを転送するアドレス信
号線と、 書き込み時にアドレス信号線の当該の書き込み
アドレスを保持し、以前保持していた書き込みアドレス
を出力するアドレスラッチと、 アドレスラッチとアドレ
ス信号線に接続され、書き込み時にアドレスラッチの以
前保持していた書き込みアドレスを選択し、読み出し時
にアドレス信号線の読み出しアドレスを選択し、選択し
たアドレスを出力するアドレス選択回路と、 アドレス選
択回路のアドレス出力をスタティックＲＡＭに入力する
ＲＡＭアドレス信号線と、 アドレスラッチとアドレス信
号線に接続され、読み出し時にアドレスラッチの以前保
持していた書き込みアドレスとアドレス信号線のアドレ
スとを比較して、一致する場合には一致信号を制御回路
に出力するアドレス比較回路と、 スタティックＲＡＭか
らの読み出しデータを出力する読み出しデータ信号線
と、スタティックＲＡＭへの書き込みデータを入力する
書き込みデータ信号線と、 データ転送を行うデータバス
と、 データバスに接続され、書き込み時にデータバスの
当該の書き込みデータを保持し、以前保持していた書き
込みデータを書き込みデータ信号線に出力するデータラ
ッチと、 読み出しデータ信号線と書き込みデータ信号線
に接続され、読み出し時にアドレス比較回路が一致信号
を出力する場合には書き込みデータ信号線のデータを選
択し、読み出し時にアドレス比較回路が一致信号を出力
しない場合には読み出しデータ信号線のデータを選択
し、選択したデータをデータバスに出力するデータ選択
回路と、 読み出し、書き込みの状態および前記一致信号
の有無に応じてスタティックＲＡＭとデータラッチとデ
ータ選択回路とアドレスラッチとアドレス選択回路とア
ドレス比較回路を制御する制御回路からなることを特徴
とする。
【００１０】
【作用】本発明の構成により、書き込み時には、データ
ラッチでデータバスで転送されるデータをラッチし、ス
タティックＲＡＭは以前データラッチにラッチされてい
るデータを書き込む。前記機能により書き込み時にスタ
ティックＲＡＭはデータバスのデータを待たずに書き込
み動作を行なうことができる。読み出し、データバス
（データ転送）あるいは書き込みの２つまたは１つのタ
イミングで制御が可能である。従って従来例に比べ、メ
モリとデータバスの低速動作が可能である。特にメモリ
の書き込みに関しては従来より大幅に低速の動作が可能
である。またメモリ回路、バスの高速動作も容易に実現
できる。
ラッチでデータバスで転送されるデータをラッチし、ス
タティックＲＡＭは以前データラッチにラッチされてい
るデータを書き込む。前記機能により書き込み時にスタ
ティックＲＡＭはデータバスのデータを待たずに書き込
み動作を行なうことができる。読み出し、データバス
（データ転送）あるいは書き込みの２つまたは１つのタ
イミングで制御が可能である。従って従来例に比べ、メ
モリとデータバスの低速動作が可能である。特にメモリ
の書き込みに関しては従来より大幅に低速の動作が可能
である。またメモリ回路、バスの高速動作も容易に実現
できる。
【００１１】
【実施例】次に本発明の一実施例について図面を参照し
ながら説明する。図１は、メモリ回路の構成図の例であ
る。図１において、１０１はスタティックＲＡＭ、１０
２は読み出しデータ信号線、１０３は書き込みデータ信
号線、１０４はＲＡＭアドレス信号線、１０５はデータ
バス、１０６はデータラッチ、１０７はデータ選択回
路、１０８はアドレスラッチ、１０９はアドレス選択回
路、１１０はアドレス比較回路、１１１はアドレス信号
線、１１２は制御回路である。
ながら説明する。図１は、メモリ回路の構成図の例であ
る。図１において、１０１はスタティックＲＡＭ、１０
２は読み出しデータ信号線、１０３は書き込みデータ信
号線、１０４はＲＡＭアドレス信号線、１０５はデータ
バス、１０６はデータラッチ、１０７はデータ選択回
路、１０８はアドレスラッチ、１０９はアドレス選択回
路、１１０はアドレス比較回路、１１１はアドレス信号
線、１１２は制御回路である。
【００１２】図１のメモリ回路では、アドレスの制御に
関しては、書き込み時にはアドレス信号線１１１の書き
込みアドレスをアドレスラッチ１０８がラッチし保持す
る。またアドレスラッチ１０８に以前ラッチされていた
書き込みアドレスがアドレス選択回路１０９で選択さ
れ、ＲＡＭアドレス信号線１０４に出力され、スタティ
ックＲＡＭ１０１の書き込みアドレスとなる。アドレス
ラッチ１０８はマスタースレーブ方式の２段のラッチで
構成され出力はラッチ直後には変化せずスタティックＲ
ＡＭ１０１の書き込み動作が終了した時点以降で変化す
る。読み出し時あるいは読み出し書き込みが行なわれな
い場合にはアドレスラッチ１０８はアドレスのラッチは
行なわず以前ラッチしたアドレスを保持する。読み出し
時にはアドレス信号線１１１の読み出しアドレスがアド
レス選択回路１０９で選択され、ＲＡＭアドレス信号線
１０４に出力され、スタティックＲＡＭ１０１のアドレ
スとなる。
関しては、書き込み時にはアドレス信号線１１１の書き
込みアドレスをアドレスラッチ１０８がラッチし保持す
る。またアドレスラッチ１０８に以前ラッチされていた
書き込みアドレスがアドレス選択回路１０９で選択さ
れ、ＲＡＭアドレス信号線１０４に出力され、スタティ
ックＲＡＭ１０１の書き込みアドレスとなる。アドレス
ラッチ１０８はマスタースレーブ方式の２段のラッチで
構成され出力はラッチ直後には変化せずスタティックＲ
ＡＭ１０１の書き込み動作が終了した時点以降で変化す
る。読み出し時あるいは読み出し書き込みが行なわれな
い場合にはアドレスラッチ１０８はアドレスのラッチは
行なわず以前ラッチしたアドレスを保持する。読み出し
時にはアドレス信号線１１１の読み出しアドレスがアド
レス選択回路１０９で選択され、ＲＡＭアドレス信号線
１０４に出力され、スタティックＲＡＭ１０１のアドレ
スとなる。
【００１３】アドレス選択回路１０９はアドレスラッチ
１０８の出力とアドレス信号線１１１に接続され、書き
込み時にはアドレスラッチ１０８の出力を選択し、以前
保持していた書き込みアドレスをＲＡＭアドレス信号線
１０４に出力する。読み出し時にはアドレス信号線１１
１を選択し、読み出しアドレスをＲＡＭアドレス信号線
１０４に出力する。したがってＲＡＭ１０１のアドレス
は読み出し時はアドレス信号線１０４の読み出しアドレ
ス、書き込み時はアドレスラッチ１０８に保持している
以前の書き込みアドレスとなる。
１０８の出力とアドレス信号線１１１に接続され、書き
込み時にはアドレスラッチ１０８の出力を選択し、以前
保持していた書き込みアドレスをＲＡＭアドレス信号線
１０４に出力する。読み出し時にはアドレス信号線１１
１を選択し、読み出しアドレスをＲＡＭアドレス信号線
１０４に出力する。したがってＲＡＭ１０１のアドレス
は読み出し時はアドレス信号線１０４の読み出しアドレ
ス、書き込み時はアドレスラッチ１０８に保持している
以前の書き込みアドレスとなる。
【００１４】アドレス比較回路１１０は読み出し時にの
み動作し、アドレスラッチ１０８の出力とアドレス信号
線１１１のアドレスとを比較し一致信号を制御回路１１
２に出力する。アドレス比較回路１１０は読み出し時に
データラッチ１０６にラッチされスタティックＲＡＭ１
０１に書き込まれないデータの読み出し制御を行なう。
み動作し、アドレスラッチ１０８の出力とアドレス信号
線１１１のアドレスとを比較し一致信号を制御回路１１
２に出力する。アドレス比較回路１１０は読み出し時に
データラッチ１０６にラッチされスタティックＲＡＭ１
０１に書き込まれないデータの読み出し制御を行なう。
【００１５】アドレスラッチ、アドレス選択回路、アド
レス比較回路の動作は、読み出し、書き込み、読み出し
書き込みでない場合に応じて制御回路１１２によって制
御される。
レス比較回路の動作は、読み出し、書き込み、読み出し
書き込みでない場合に応じて制御回路１１２によって制
御される。
【００１６】データの制御に関しては、データラッチ１
０６は、書き込み時にデータバス１０５の書き込みデー
タをラッチし保持する。またデータラッチ１０６に以前
ラッチされていた書き込みデータが書き込みデータ信号
線１０３に出力され、スタティックＲＡＭ１０１の書き
込みデータとなる。データラッチ１０６はマスタースレ
ーブ方式の２段のラッチで構成され出力はラッチ直後に
は変化せずスタティックＲＡＭ１０１の書き込み動作が
終了した時点以降で変化する。読み出し時には、データ
ラッチ１０６はデータのラッチは行なわず以前ラッチし
たデータを保持する。
０６は、書き込み時にデータバス１０５の書き込みデー
タをラッチし保持する。またデータラッチ１０６に以前
ラッチされていた書き込みデータが書き込みデータ信号
線１０３に出力され、スタティックＲＡＭ１０１の書き
込みデータとなる。データラッチ１０６はマスタースレ
ーブ方式の２段のラッチで構成され出力はラッチ直後に
は変化せずスタティックＲＡＭ１０１の書き込み動作が
終了した時点以降で変化する。読み出し時には、データ
ラッチ１０６はデータのラッチは行なわず以前ラッチし
たデータを保持する。
【００１７】データ選択回路１０７はアドレス比較回路
１１０の一致信号と制御回路１１２の制御信号により制
御され、読み出し時にはデータバス１０５にデータを出
力する。データ選択回路１０７から出力されるデータ
は、読み出し時にアドレス比較回路１１０で一致信号が
出力される場合には書き込みデータ信号線１０３のデー
タで、読み出し時に一致信号が出力されない場合には読
み出しデータ信号線１０２のデータである。データラッ
チ、データ選択回路の動作は、読み出し、書き込み、読
み出し書き込みでない場合に応じて制御回路１１２によ
って制御される。
１１０の一致信号と制御回路１１２の制御信号により制
御され、読み出し時にはデータバス１０５にデータを出
力する。データ選択回路１０７から出力されるデータ
は、読み出し時にアドレス比較回路１１０で一致信号が
出力される場合には書き込みデータ信号線１０３のデー
タで、読み出し時に一致信号が出力されない場合には読
み出しデータ信号線１０２のデータである。データラッ
チ、データ選択回路の動作は、読み出し、書き込み、読
み出し書き込みでない場合に応じて制御回路１１２によ
って制御される。
【００１８】スタティックＲＡＭ１０１は、制御回路１
１２で制御され、ＲＡＭアドレス信号線１０４のアドレ
スに対するアクセスが行なわれる。読み出し時には読み
出しデータ信号線１０２に読み出されたデータが出力さ
れる。書き込み時には書き込みデータ信号線１０３のデ
ータが書き込まれる。
１２で制御され、ＲＡＭアドレス信号線１０４のアドレ
スに対するアクセスが行なわれる。読み出し時には読み
出しデータ信号線１０２に読み出されたデータが出力さ
れる。書き込み時には書き込みデータ信号線１０３のデ
ータが書き込まれる。
【００１９】本実施例のメモリ回路では、書き込みデー
タを一旦データラッチ１０６でラッチし、スタティック
ＲＡＭ１０１は以前データラッチ１０６にラッチされて
いるデータを書き込むため、データ転送を書き込み動作
と並列に行なうことが可能である。このため従来の回路
で読み出し、バス（データ転送）、読み出しの３つのタ
イミングが必要であったのに対し、読み出し、データ転
送あるいは書き込みの２つまたは１つのタイミングで動
作を行なうことができる。ただしデータの書き込みに際
しては書き込まれるデータがデータラッチ１０６でラッ
チされ、すぐにスタティックＲＡＭ１０１に書き込まれ
ないため、データの読み出しに際してはスタティックＲ
ＡＭ１０１に書き込まれているデータかデータラッチ１
０６に保持されているデータかを判別してデータの読み
出し制御を行なう必要がある。
タを一旦データラッチ１０６でラッチし、スタティック
ＲＡＭ１０１は以前データラッチ１０６にラッチされて
いるデータを書き込むため、データ転送を書き込み動作
と並列に行なうことが可能である。このため従来の回路
で読み出し、バス（データ転送）、読み出しの３つのタ
イミングが必要であったのに対し、読み出し、データ転
送あるいは書き込みの２つまたは１つのタイミングで動
作を行なうことができる。ただしデータの書き込みに際
しては書き込まれるデータがデータラッチ１０６でラッ
チされ、すぐにスタティックＲＡＭ１０１に書き込まれ
ないため、データの読み出しに際してはスタティックＲ
ＡＭ１０１に書き込まれているデータかデータラッチ１
０６に保持されているデータかを判別してデータの読み
出し制御を行なう必要がある。
【００２０】次に図２を用いて図１に示す本発明のメモ
リ回路のタイミングを説明する。図２は図１に示す本実
施例のメモリ回路のタイミング図である。読み出し時に
は２０１のタイミングでスタティックＲＡＭのデータが
読み出される。次に２０２のタイミングで読み出された
データがデータバスを介して転送される。書き込み時に
は２１１のタイミングでスタティックＲＡＭにデータが
書き込まれる。プロセッサなどにおいては、スタティッ
クＲＡＭのタイミングを読み出し、書き込みに応じて変
えることは容易であり、読み出しのタイミング２０１と
データバス（データ転送）のタイミング２０２の２つの
タイミングを書き込みタイミング２１１にすれば、読み
出し、バス（データ転送）、書き込みは２つのタイミン
グで制御できる。
リ回路のタイミングを説明する。図２は図１に示す本実
施例のメモリ回路のタイミング図である。読み出し時に
は２０１のタイミングでスタティックＲＡＭのデータが
読み出される。次に２０２のタイミングで読み出された
データがデータバスを介して転送される。書き込み時に
は２１１のタイミングでスタティックＲＡＭにデータが
書き込まれる。プロセッサなどにおいては、スタティッ
クＲＡＭのタイミングを読み出し、書き込みに応じて変
えることは容易であり、読み出しのタイミング２０１と
データバス（データ転送）のタイミング２０２の２つの
タイミングを書き込みタイミング２１１にすれば、読み
出し、バス（データ転送）、書き込みは２つのタイミン
グで制御できる。
【００２１】図１に示すメモリ回路では、図２からわか
るように、書き込み時には、データラッチ１０６でデー
タバス１０５で転送されるデータをラッチし、スタティ
ックＲＡＭ１０１は以前データラッチ１０６にラッチさ
れているデータを書き込む。この機能により書き込み時
にスタティックＲＡＭ１０１はデータバス１０５のデー
タを待たずに書き込み動作を行なうことができる。読み
出し、データバス（データ転送）あるいは書き込みの２
つまたは１つのタイミングで制御が可能である。従って
従来例に比べ、メモリとデータバスの低速動作が可能で
ある。特にメモリの書き込みに関しては従来より大幅に
低速の動作が可能である。またメモリ回路、バスの高速
動作も容易に実現できる。
るように、書き込み時には、データラッチ１０６でデー
タバス１０５で転送されるデータをラッチし、スタティ
ックＲＡＭ１０１は以前データラッチ１０６にラッチさ
れているデータを書き込む。この機能により書き込み時
にスタティックＲＡＭ１０１はデータバス１０５のデー
タを待たずに書き込み動作を行なうことができる。読み
出し、データバス（データ転送）あるいは書き込みの２
つまたは１つのタイミングで制御が可能である。従って
従来例に比べ、メモリとデータバスの低速動作が可能で
ある。特にメモリの書き込みに関しては従来より大幅に
低速の動作が可能である。またメモリ回路、バスの高速
動作も容易に実現できる。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
メモリ、データバスともに低速の動作が可能であり、低
消費電力の動作を実現することができる。また、高速の
動作を実現することも容易であり半導体集積回路に適し
ている等の効果がある。
メモリ、データバスともに低速の動作が可能であり、低
消費電力の動作を実現することができる。また、高速の
動作を実現することも容易であり半導体集積回路に適し
ている等の効果がある。
【図１】本発明の一実施例のメモリ回路の構成図
【図２】本発明の一実施例のメモリ回路のタイミング図
【図３】従来のメモリ回路の構成図
【図４】従来のメモリ回路のタイミング図
１０１ スタティックＲＡＭ １０２ 読み出しデータ信号線 １０３ 書き込みデータ信号線 １０４ ＲＡＭアドレス信号線 １０５ データバス １０６ データラッチ １０７ データ選択回路 １０８ アドレスラッチ １０９ アドレス選択回路 １１０ アドレス比較回路 １１１ アドレス信号線 １１２ 制御回路 ２０１ 書き込みタイミング ２０２ バス（データ転送）タイミング ２１１ 書き込みタイミング ３０１ スタティックＲＡＭ ３０２ 読み出しデータ信号線 ３０３ 書き込みデータ信号線 ３０４ アドレス信号線 ３０５ データバス ３０６ 制御回路 ４０１ 読み出しタイミング ４０２ バス（データ転送）タイミング ４０３ 何も実行されないタイミング ４１１ 何も実行されないタイミング ４１２ バス（データ転送）タイミング ４１３ 読み出しタイミング
Claims (1)
- 【請求項１】データを格納するスタティックＲＡＭと、書き込みアドレスまたは読み出しアドレスを転送するア
ドレス信号線と、 書き込み時に前記アドレス信号線の当該の書き込みアド
レスを保持し、以前保持していた書き込みアドレスを出
力するアドレスラッチと、 前記アドレスラッチと前記アドレス信号線に接続され、
書き込み時に前記アドレスラッチの前記以前保持してい
た書き込みアドレスを選択し、読み出し時に前記アドレ
ス信号線の読み出しアドレスを選択し、選択したアドレ
スを出力するアドレス選択回路と、 前記アドレス選択回路のアドレス出力を前記スタティッ
クＲＡＭに入力するＲＡＭアドレス信号線と、 前記アドレスラッチと前記アドレス信号線に接続され、
読み出し時に前記アドレスラッチの前記以前保持してい
た書き込みアドレスと前記アドレス信号線のアドレスと
を比較して、一致する場合には一致信号を制御回路に出
力するアドレス比較回路と、 前記スタティックＲＡＭからの読み出しデータを出力す
る読み出しデータ信号線と、 前記スタティックＲＡＭへの書き込みデータを入力する
書き込みデータ信号線と、 デ ータ転送を行うデータバスと、前記データバスに接続され、 書き込み時に前記データバ
スの当該の書き込みデータを保持し、以前保持していた
書き込みデータを前記書き込みデータ信号線に出力する
データラッチと、 前記読み出しデータ信号線と前記書き込みデータ信号線
に接続され、読み出し時に前記アドレス比較回路が一致
信号を出力する場合には前記書き込みデータ信号線のデ
ータを選択し、読み出し時に前記アドレス比較回路が一
致信号を出力しない場合には前記読み出しデータ信号線
のデータを選択し、選択したデータを前記データバスに
出力するデータ選択回路と、 読み出し、書き込みの状態および前記一致信号の有無に
応じて前記スタティックＲＡＭと前記データラッチと前
記データ選択回路と前記アドレスラッチと前記アドレス
選択回路とアドレス比較回路を制御する制御回路からな
ることを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252605A JP2734312B2 (ja) | 1992-09-22 | 1992-09-22 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4252605A JP2734312B2 (ja) | 1992-09-22 | 1992-09-22 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06103752A JPH06103752A (ja) | 1994-04-15 |
| JP2734312B2 true JP2734312B2 (ja) | 1998-03-30 |
Family
ID=17239696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4252605A Expired - Fee Related JP2734312B2 (ja) | 1992-09-22 | 1992-09-22 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734312B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI410970B (zh) * | 2005-07-29 | 2013-10-01 | Ibm | 控制記憶體的方法及記憶體系統 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04105298A (ja) * | 1990-08-24 | 1992-04-07 | Nec Corp | 半導体メモリ集積回路 |
-
1992
- 1992-09-22 JP JP4252605A patent/JP2734312B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06103752A (ja) | 1994-04-15 |
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