JPH0728990A - グラフィックスメモリアクセス回路 - Google Patents
グラフィックスメモリアクセス回路Info
- Publication number
- JPH0728990A JPH0728990A JP17453793A JP17453793A JPH0728990A JP H0728990 A JPH0728990 A JP H0728990A JP 17453793 A JP17453793 A JP 17453793A JP 17453793 A JP17453793 A JP 17453793A JP H0728990 A JPH0728990 A JP H0728990A
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- Japan
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- data
- vram
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Abstract
(57)【要約】
【目的】グラフィックスの描画性能からグラフィックメ
モリ依存性を除去し描画性能の高速化を確保する。 【構成】グラフィックスメモリのＶＲＡＭ６へのライト
データとそのアドレスとを取り込むバッファとしてのア
ドレスバッファ２およびデータバッファ３と、ＣＰＵ１
と２つのバッファとの効率よい動作結合を制御するバス
制御回路５と、２つのバッファ２，３とＶＲＡＭ６とを
接続するバッファ制御回路４とを有する。
モリ依存性を除去し描画性能の高速化を確保する。 【構成】グラフィックスメモリのＶＲＡＭ６へのライト
データとそのアドレスとを取り込むバッファとしてのア
ドレスバッファ２およびデータバッファ３と、ＣＰＵ１
と２つのバッファとの効率よい動作結合を制御するバス
制御回路５と、２つのバッファ２，３とＶＲＡＭ６とを
接続するバッファ制御回路４とを有する。
Description
【０００１】
【産業上の利用分野】本発明はグラフィックメモリアク
セス回路に関し、特にパーソナルコンピュータシステム
のグラフィックスメモリアクセス回路に関する。
セス回路に関し、特にパーソナルコンピュータシステム
のグラフィックスメモリアクセス回路に関する。
【０００２】
【従来の技術】一般的なグラフィックスシステムでは、
描画のためにＣＰＵがグラフィックスメモリのＶＲＡＭ
に書き込む場合、ＶＲＡＭへの書き込みサイクルの処理
が終了するまで待たされていた。
描画のためにＣＰＵがグラフィックスメモリのＶＲＡＭ
に書き込む場合、ＶＲＡＭへの書き込みサイクルの処理
が終了するまで待たされていた。
【０００３】
【発明が解決しようとする課題】近年ＣＰＵの高速動作
化が進み、ＣＰＵがＶＲＡＭにアクセスする為の処理速
度もますます高速化する傾向にある。そのため、ＶＲＡ
Ｍの性能に比べてＣＰＵのデータ処理性能が大幅に向上
し、ＣＰＵがＶＲＡＭアクセス時に処理を待たせれ本来
の性能が発輝できないことがしばしば発生し、グラフィ
ックスの描画性能においてＶＲＡＭ性能がボトルネック
となってきているという問題点がある。
化が進み、ＣＰＵがＶＲＡＭにアクセスする為の処理速
度もますます高速化する傾向にある。そのため、ＶＲＡ
Ｍの性能に比べてＣＰＵのデータ処理性能が大幅に向上
し、ＣＰＵがＶＲＡＭアクセス時に処理を待たせれ本来
の性能が発輝できないことがしばしば発生し、グラフィ
ックスの描画性能においてＶＲＡＭ性能がボトルネック
となってきているという問題点がある。
【０００４】本発明の目的は上述した問題点を解決し、
グラフィックスの描画性能をＶＲＡＭ性能に依存させな
いようにしたグラフィックスメモリアクセス回路と、こ
のグラフィックスメモリアクセス回路を備えてグラフィ
ックスを高速に表示するパーソナルコンピュータとを提
供することにある。
グラフィックスの描画性能をＶＲＡＭ性能に依存させな
いようにしたグラフィックスメモリアクセス回路と、こ
のグラフィックスメモリアクセス回路を備えてグラフィ
ックスを高速に表示するパーソナルコンピュータとを提
供することにある。
【０００５】
【課題を解決するための手段】本発明のグラフィックス
メモリアクセス回路は、マイクロコンピュータ構成のＣ
ＰＵからＲＡＭ構成のグラフィックスメモリのＶＲＡＭ
へのライト時のアドレスを複数蓄えるアドレスライトバ
ッファと、前記アドレスに対応したライトデータを複数
蓄えるデータライトバッファと、前記アドレスライトバ
ッファおよびデータライトバッファにそれぞれ蓄えられ
た前記アドレスとライトデータとを効率よく前記ＶＲＡ
Ｍに書き込むための制御を行なうバッファ制御回路と、
前記アドレスライトバッファおよびデータライトバッフ
ァと前記ＣＰＵ間の制御を行なうバス制御回路とを備
え、グラフィックスシステムにおける前記ＶＲＡＭの高
速書き込みを行なう構成を有する。
メモリアクセス回路は、マイクロコンピュータ構成のＣ
ＰＵからＲＡＭ構成のグラフィックスメモリのＶＲＡＭ
へのライト時のアドレスを複数蓄えるアドレスライトバ
ッファと、前記アドレスに対応したライトデータを複数
蓄えるデータライトバッファと、前記アドレスライトバ
ッファおよびデータライトバッファにそれぞれ蓄えられ
た前記アドレスとライトデータとを効率よく前記ＶＲＡ
Ｍに書き込むための制御を行なうバッファ制御回路と、
前記アドレスライトバッファおよびデータライトバッフ
ァと前記ＣＰＵ間の制御を行なうバス制御回路とを備
え、グラフィックスシステムにおける前記ＶＲＡＭの高
速書き込みを行なう構成を有する。
【０００６】また本発明のパーソナルコンピュータは、
前記グラフィックスメモリアクセス回路と、前記グラフ
ィックスアクセス回路を駆動するＣＰＵとを備え、グラ
フィックスを高速に表示する構成を有する。
前記グラフィックスメモリアクセス回路と、前記グラフ
ィックスアクセス回路を駆動するＣＰＵとを備え、グラ
フィックスを高速に表示する構成を有する。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の構成図である。本実施例
は、マイクロコンピュータ構成のＣＰＵ１、ＶＲＡＭラ
イト時の複数のライトアドレスを蓄えるアドレスライト
バッファ２、ＶＲＡＭライト時の複数のデータを蓄える
データライトバッファ３、各バッファとＶＲＡＭ間の制
御を行うバッファ制御回路４、ＣＰＵと各バッファのイ
ンタフェースを司るバス制御回路５およびＲＡＭ構成の
グラフィックメモリのＶＲＡＭ６を備えた構成を有す
る。
る。図１は本発明の一実施例の構成図である。本実施例
は、マイクロコンピュータ構成のＣＰＵ１、ＶＲＡＭラ
イト時の複数のライトアドレスを蓄えるアドレスライト
バッファ２、ＶＲＡＭライト時の複数のデータを蓄える
データライトバッファ３、各バッファとＶＲＡＭ間の制
御を行うバッファ制御回路４、ＣＰＵと各バッファのイ
ンタフェースを司るバス制御回路５およびＲＡＭ構成の
グラフィックメモリのＶＲＡＭ６を備えた構成を有す
る。
【０００８】ＶＲＡＭ６に対するライト時のシーケンス
としては、まずＣＰＵ１からバス７を介して受けるライ
ト／リードおよびクロックを含むコマンド信号（Ａ）１
２がライトであることをバス制御回路５が判断し、バッ
ファカウントアップ信号である内部制御信号Ｃ１６を起
動して、アドレスはアドレスバス信号（Ａ）８としてア
ドレスライトバッファ２に、データはデータバス信号
（Ａ）１０としてデータバッファ３にそれぞれ蓄積す
る。この場合の蓄積量は、その時のシステム構成に合わ
せて一番効率のよい蓄積量が選択される。また、この時
蓄積されるアドレスとデータはそれぞれが一対一で対応
して蓄積されるようにバス制御回路５により管理され
る。
としては、まずＣＰＵ１からバス７を介して受けるライ
ト／リードおよびクロックを含むコマンド信号（Ａ）１
２がライトであることをバス制御回路５が判断し、バッ
ファカウントアップ信号である内部制御信号Ｃ１６を起
動して、アドレスはアドレスバス信号（Ａ）８としてア
ドレスライトバッファ２に、データはデータバス信号
（Ａ）１０としてデータバッファ３にそれぞれ蓄積す
る。この場合の蓄積量は、その時のシステム構成に合わ
せて一番効率のよい蓄積量が選択される。また、この時
蓄積されるアドレスとデータはそれぞれが一対一で対応
して蓄積されるようにバス制御回路５により管理され
る。
【０００９】アドレスバッファ２は、バッファが空の場
合はエンプテイ（空）であることを示す内部制御信号
（Ａ）１４にて内部が空であることを、また満杯の場合
にはフル（満杯）状態であることを示す内部制御信号
（Ｂ）１５にて内部が満杯であることをバス制御回路５
にしらせる。バス制御回路５は、これら内部制御信号
（Ａ）１４と内部制御信号（Ｂ）１５にもとづきＣＰＵ
１とＶＲＡＭ６間の調整を行う。
合はエンプテイ（空）であることを示す内部制御信号
（Ａ）１４にて内部が空であることを、また満杯の場合
にはフル（満杯）状態であることを示す内部制御信号
（Ｂ）１５にて内部が満杯であることをバス制御回路５
にしらせる。バス制御回路５は、これら内部制御信号
（Ａ）１４と内部制御信号（Ｂ）１５にもとづきＣＰＵ
１とＶＲＡＭ６間の調整を行う。
【００１０】ＣＰＵ１からバス７を介して受けるコマン
ド信号（Ａ）１２がライトの時は、バス制御回路５はア
ドレスバッファ２からの内部制御信号（Ｂ）１５をトレ
ースしながらこの信号が有効になり、アドレスバッファ
２が満杯であると判断するまでＣＰＵ１にレデイ（ｒｅ
ａｄｙ）コマンド信号（Ｂ）１３をバス７を介して返
し、ＶＲＡＭ６へのアクセスを受け続ける。内部制御信
号（Ｂ）１５が有効となったところでＣＰＵ１へのコマ
ンド信号（Ｂ）１３が返らないようにウェイト（ｗａｉ
ｔ）を発生させ、内部のデータバッファ３からデータが
吐き出されて次のデータを取り込む準備ができるための
時間を確保する制御を行う。
ド信号（Ａ）１２がライトの時は、バス制御回路５はア
ドレスバッファ２からの内部制御信号（Ｂ）１５をトレ
ースしながらこの信号が有効になり、アドレスバッファ
２が満杯であると判断するまでＣＰＵ１にレデイ（ｒｅ
ａｄｙ）コマンド信号（Ｂ）１３をバス７を介して返
し、ＶＲＡＭ６へのアクセスを受け続ける。内部制御信
号（Ｂ）１５が有効となったところでＣＰＵ１へのコマ
ンド信号（Ｂ）１３が返らないようにウェイト（ｗａｉ
ｔ）を発生させ、内部のデータバッファ３からデータが
吐き出されて次のデータを取り込む準備ができるための
時間を確保する制御を行う。
【００１１】バッファ制御回路５によりデータバッファ
３に蓄えられたライトデータはＶＲＡＭ６に対して、ア
ドレスバッファ２で蓄えられたライトアドレスに対応し
てデタバッファ３がクリアになるまで書き込まれる。
３に蓄えられたライトデータはＶＲＡＭ６に対して、ア
ドレスバッファ２で蓄えられたライトアドレスに対応し
てデタバッファ３がクリアになるまで書き込まれる。
【００１２】ＣＰＵ１からのリード時においては、内部
制御信号（Ａ）１４が有効の状態（各バッファが空の状
態）の時はデータはＶＲＡＭ６からＣＰＵ１へと素直に
リードされる。しかし、内部制御信号（Ａ）１４が有効
でない状態（各バッファに１つでもライトアドレスおよ
びライトデータが残っている状態）の場合では、ＣＰＵ
１からのコマンド信号（Ａ）１２のライト／リード信号
がリードを要求してきてもリードデータを返さないよう
にするため、バス制御回路５が内部制御信号（Ａ）１４
の状態をトレースしながらウェイトを発生させ、ＣＰＵ
１からの要求をホールドする。
制御信号（Ａ）１４が有効の状態（各バッファが空の状
態）の時はデータはＶＲＡＭ６からＣＰＵ１へと素直に
リードされる。しかし、内部制御信号（Ａ）１４が有効
でない状態（各バッファに１つでもライトアドレスおよ
びライトデータが残っている状態）の場合では、ＣＰＵ
１からのコマンド信号（Ａ）１２のライト／リード信号
がリードを要求してきてもリードデータを返さないよう
にするため、バス制御回路５が内部制御信号（Ａ）１４
の状態をトレースしながらウェイトを発生させ、ＣＰＵ
１からの要求をホールドする。
【００１３】その後、各バッファが空になった状態を内
部制御信号（Ａ）１４で判別したらウェイトを解除し、
ＶＲＡＭ６のデータをＣＰＵ１に対して送信し、ＣＰＵ
１のＶＲＡＭ６に対するリードサイクルを終了させる。
部制御信号（Ａ）１４で判別したらウェイトを解除し、
ＶＲＡＭ６のデータをＣＰＵ１に対して送信し、ＣＰＵ
１のＶＲＡＭ６に対するリードサイクルを終了させる。
【００１４】このようにして、グラフィックスの描画性
能をＶＲＡＭ性能に依存すること無く高速化することが
可能となる。
能をＶＲＡＭ性能に依存すること無く高速化することが
可能となる。
【００１５】
【発明の効果】以上説明したように本発明は、従来のグ
ラフィックシステムにおける描画のＶＲＡＭ性能への依
存が解消するグラフィックアクセス回路を設けることに
よりパーソナルコンピュータを実現することができる。
また、ＣＰＵの描画性能向上により、ＣＰＵの描画に対
する負荷が軽減され、他の処理を実行できるためパーソ
ナルコンピュータとしてのトータル処理性能も向上する
効果を有する。
ラフィックシステムにおける描画のＶＲＡＭ性能への依
存が解消するグラフィックアクセス回路を設けることに
よりパーソナルコンピュータを実現することができる。
また、ＣＰＵの描画性能向上により、ＣＰＵの描画に対
する負荷が軽減され、他の処理を実行できるためパーソ
ナルコンピュータとしてのトータル処理性能も向上する
効果を有する。
【図１】本発明の一実施例の構成図である。
１ ＣＰＵ ２ アドレスバッファ ３ データバッファ ４ バッファ制御回路 ５ バス制御回路 ６ ＶＲＡＭ ７ バス
Claims (2)
- 【請求項１】 マイクロコンピュータ構成のＣＰＵから
ＲＡＭ構成のグラフィックスメモリのＶＲＡＭへのライ
ト時のアドレスを複数蓄えるアドレスライトバッファ
と、前記アドレスに対応したライトデータを複数蓄える
データライトバッファと、前記アドレスライトバッファ
およびデータライトバッファにそれぞれ蓄えられた前記
アドレスとライトデータとを効率よく前記ＶＲＡＭに書
き込むための制御を行なうバッファ制御回路と、前記ア
ドレスライトバッファおよびデータライトバッファと前
記ＣＰＵ間の制御を行なうバス制御回路とを備え、グラ
フィックスシステムにおける前記ＶＲＡＭの高速書き込
みを行なうことを特徴とするグラフィックスメモリアク
セス回路。 - 【請求項２】 前記グラフィックスメモリアクセス回路
と、前記グラフィックスアクセス回路を駆動するＣＰＵ
とを備え、グラフィックスを高速に表示することを特徴
とするパーソナルコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17453793A JPH0728990A (ja) | 1993-07-14 | 1993-07-14 | グラフィックスメモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17453793A JPH0728990A (ja) | 1993-07-14 | 1993-07-14 | グラフィックスメモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0728990A true JPH0728990A (ja) | 1995-01-31 |
Family
ID=15980274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17453793A Withdrawn JPH0728990A (ja) | 1993-07-14 | 1993-07-14 | グラフィックスメモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728990A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278467B1 (en) | 1997-07-04 | 2001-08-21 | Sharp Kabushiki Kaisha | Display memory control apparatus |
| US8159440B2 (en) | 2003-06-30 | 2012-04-17 | Advanced Micro Devices, Inc. | Controller driver and display apparatus using the same |
-
1993
- 1993-07-14 JP JP17453793A patent/JPH0728990A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278467B1 (en) | 1997-07-04 | 2001-08-21 | Sharp Kabushiki Kaisha | Display memory control apparatus |
| US8159440B2 (en) | 2003-06-30 | 2012-04-17 | Advanced Micro Devices, Inc. | Controller driver and display apparatus using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |