JPH05108280A - 印字装置 - Google Patents
印字装置Info
- Publication number
- JPH05108280A JPH05108280A JP3272624A JP27262491A JPH05108280A JP H05108280 A JPH05108280 A JP H05108280A JP 3272624 A JP3272624 A JP 3272624A JP 27262491 A JP27262491 A JP 27262491A JP H05108280 A JPH05108280 A JP H05108280A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- ram
- data
- address
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 ＣＰＵの処理時間の短縮化を図って、動作速
度の向上を可能とした印字装置を提供する。 【構成】 ＣＰＵからＲＡＭを直接アドレスし、シーケ
ンシャルなＲＡＭの読取り動作を行う印字装置におい
て、ＣＰＵが現時点で取り込んでいるアドレスの次に取
り込むべきアドレスを生成する計数手段と、前記計数手
段によって示されるアドレスに格納してあるデータを一
時格納する格納手段とを具備した。
度の向上を可能とした印字装置を提供する。 【構成】 ＣＰＵからＲＡＭを直接アドレスし、シーケ
ンシャルなＲＡＭの読取り動作を行う印字装置におい
て、ＣＰＵが現時点で取り込んでいるアドレスの次に取
り込むべきアドレスを生成する計数手段と、前記計数手
段によって示されるアドレスに格納してあるデータを一
時格納する格納手段とを具備した。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵからＲＡＭを直
接アドレスし、シーケンシャルなＲＡＭの読取り動作を
行う印字装置に関するものである。
接アドレスし、シーケンシャルなＲＡＭの読取り動作を
行う印字装置に関するものである。
【０００２】
【従来の技術】従来、セントロニクスインターフェイス
を有する印字装置は、ホストより転送されるコマンド及
びデータをＲＡＭ上の所定エリアにシーケンシャルに一
旦格納し、ＣＰＵが直接ＲＡＭをアドレッシングするこ
とにより、その格納されたコマンド及びデータをシーケ
ンシャルに順次読み込み、処理を行なう様に構成されて
いる。
を有する印字装置は、ホストより転送されるコマンド及
びデータをＲＡＭ上の所定エリアにシーケンシャルに一
旦格納し、ＣＰＵが直接ＲＡＭをアドレッシングするこ
とにより、その格納されたコマンド及びデータをシーケ
ンシャルに順次読み込み、処理を行なう様に構成されて
いる。
【０００３】また、上記インターフェイスからＲＡＭへ
のコマンド及びデータの取り込み、および、ＲＡＭから
ＣＰＵへのコマンド及びデータの取り込みは、タイムシ
ェアリングにて行なわれている。
のコマンド及びデータの取り込み、および、ＲＡＭから
ＣＰＵへのコマンド及びデータの取り込みは、タイムシ
ェアリングにて行なわれている。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
例では、ＣＰＵが直接ＲＡＭをアクセスしているので、
ＣＰＵの動作速度とＲＡＭのアクセス時間（ＲＡＭのタ
イミング生成部における遅延時間等も含む）との関係に
よるウエイトの要求、及び、ＣＰＵによるＲＡＭのアド
レスポイントの更新処理が行なわれることに起因して、
ＣＰＵの処理時間が増大し、その結果として印字装置の
動作速度が遅くなるという欠点があった。
例では、ＣＰＵが直接ＲＡＭをアクセスしているので、
ＣＰＵの動作速度とＲＡＭのアクセス時間（ＲＡＭのタ
イミング生成部における遅延時間等も含む）との関係に
よるウエイトの要求、及び、ＣＰＵによるＲＡＭのアド
レスポイントの更新処理が行なわれることに起因して、
ＣＰＵの処理時間が増大し、その結果として印字装置の
動作速度が遅くなるという欠点があった。
【０００５】よって本発明の目的は上述の点に鑑み、Ｃ
ＰＵの処理時間の短縮化を図って、動作速度の向上を可
能とした印字装置を提供することにある。
ＰＵの処理時間の短縮化を図って、動作速度の向上を可
能とした印字装置を提供することにある。
【０００６】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明は、ＣＰＵからＲＡＭを直接アドレスし、
シーケンシャルなＲＡＭの読取り動作を行う印字装置に
おいて、ＣＰＵが現時点で取り込んでいるアドレスの次
に取り込むべきアドレスを生成する計数手段と、前記計
数手段によって示されるアドレスに格納してあるデータ
を一時格納する格納手段とを具備したものである。
めに、本発明は、ＣＰＵからＲＡＭを直接アドレスし、
シーケンシャルなＲＡＭの読取り動作を行う印字装置に
おいて、ＣＰＵが現時点で取り込んでいるアドレスの次
に取り込むべきアドレスを生成する計数手段と、前記計
数手段によって示されるアドレスに格納してあるデータ
を一時格納する格納手段とを具備したものである。
【０００７】
【作用】本発明によれば、現時点でＣＰＵが取り込んで
いるアドレスの次のアドレスを示す計数手段と、その計
数手段の示すアドレスに格納されているデータを取り込
む格納手段（ラッチ）を設けることに依り、ＣＰＵが次
に読むべきデータをＲＡＭから先取りしておくことで、
ＣＰＵによるＲＡＭのアドレスポイントの更新処理、及
び、ＲＡＭアクセス時のウエイトの要求を削除し、ＣＰ
Ｕの処理時間の短縮化、ひいては印字装置の動作速度の
向上を図ることができる。
いるアドレスの次のアドレスを示す計数手段と、その計
数手段の示すアドレスに格納されているデータを取り込
む格納手段（ラッチ）を設けることに依り、ＣＰＵが次
に読むべきデータをＲＡＭから先取りしておくことで、
ＣＰＵによるＲＡＭのアドレスポイントの更新処理、及
び、ＲＡＭアクセス時のウエイトの要求を削除し、ＣＰ
Ｕの処理時間の短縮化、ひいては印字装置の動作速度の
向上を図ることができる。
【０００８】なお、上記計数手段は、ＲＡＭのアドレス
指定と、ＣＰＵからのリードパルスの送出に応答して自
動的にカウントアップするよう構成することも好適であ
る。
指定と、ＣＰＵからのリードパルスの送出に応答して自
動的にカウントアップするよう構成することも好適であ
る。
【０００９】
【実施例】以下、本発明の実施例を詳説する。
【００１０】図１は本発明の一実施例を示すブロック
図、図２は本実施例の動作を示すタイミングチャートで
ある。なお、図中に省略されているが、図１中のＲＡＭ
９にはセントロニクス・インターフェイスを介してシー
ケンシャルに送られたデータ（ａａ，ｂｂ，ｃｃ，ｄｄ
…）が、アドレス（００００Ｈ，０００１Ｈ，０００２
Ｈ，０００３Ｈ，…）に格納されているものとする。
図、図２は本実施例の動作を示すタイミングチャートで
ある。なお、図中に省略されているが、図１中のＲＡＭ
９にはセントロニクス・インターフェイスを介してシー
ケンシャルに送られたデータ（ａａ，ｂｂ，ｃｃ，ｄｄ
…）が、アドレス（００００Ｈ，０００１Ｈ，０００２
Ｈ，０００３Ｈ，…）に格納されているものとする。
【００１１】図１において、１はＲＡＭ９をアクセスし
てデータ処理等を施すＣＰＵ、２はアドレスデコーダ、
３はＲＡＭのアクセスタイミングを生成するタイミング
ジェネレータ、４はＲＡＭのアドレスラインのセレク
タ、５はタイミングジェネレータ３が生成するＲＡＭの
アウトプットイネーブル信号＊ＯＥの立上がりをクロッ
ク入力とするアップカウンタ、６はこの＊ＯＥ信号の立
上がりをラッチクロックとするラッチ回路、７はＣＰＵ
−ＤＡＴＡとしてＲＡＭ９のＩ／Ｏ−ＤＡＴＡもしくは
ラッチ回路６のラッチ出力をセレクトするためのデータ
セレクタ、８はＣＰＵ−ＤＡＴＡの方向を決める双方向
バッファ回路、９は上記ＲＡＭである。
てデータ処理等を施すＣＰＵ、２はアドレスデコーダ、
３はＲＡＭのアクセスタイミングを生成するタイミング
ジェネレータ、４はＲＡＭのアドレスラインのセレク
タ、５はタイミングジェネレータ３が生成するＲＡＭの
アウトプットイネーブル信号＊ＯＥの立上がりをクロッ
ク入力とするアップカウンタ、６はこの＊ＯＥ信号の立
上がりをラッチクロックとするラッチ回路、７はＣＰＵ
−ＤＡＴＡとしてＲＡＭ９のＩ／Ｏ−ＤＡＴＡもしくは
ラッチ回路６のラッチ出力をセレクトするためのデータ
セレクタ、８はＣＰＵ−ＤＡＴＡの方向を決める双方向
バッファ回路、９は上記ＲＡＭである。
【００１２】次に、図１および図２を参照して、本実施
例の動作を以下に説明する。
例の動作を以下に説明する。
【００１３】（１）ＣＰＵ１は、ＲＡＭ９のシーケンシ
ャルリードモードに入る為に、アップカウンタ６にシー
ケンシャルリードのスタートアドレス（００００Ｈ）を
ＳＥＴ信号に依りセットする。ここでの設定値は任意で
ある。
ャルリードモードに入る為に、アップカウンタ６にシー
ケンシャルリードのスタートアドレス（００００Ｈ）を
ＳＥＴ信号に依りセットする。ここでの設定値は任意で
ある。
【００１４】（２）ＣＰＵ１はＭＯＤＥ１を“Ｈ”にセ
ットし、ＲＡＭ９リード時のアドレスラインとしてアッ
プカウンタ５の値Ｓ−ＡＤＲＳを、ＣＰＵ−ＤＡＴＡと
してラッチ出力をセレクトする。
ットし、ＲＡＭ９リード時のアドレスラインとしてアッ
プカウンタ５の値Ｓ−ＡＤＲＳを、ＣＰＵ−ＤＡＴＡと
してラッチ出力をセレクトする。
【００１５】また、タイミングジェネレータ３のＲＡＭ
リード時における＊ＷＡＩＴ信号の出力をマスクする
（ＲＡＭライト時における＊ＷＡＩＴ信号は有効であ
る）。
リード時における＊ＷＡＩＴ信号の出力をマスクする
（ＲＡＭライト時における＊ＷＡＩＴ信号は有効であ
る）。
【００１６】（３）上記（２）の状態にてラッチ回路６
のラッチ出力が不定である為、ＣＰＵ１はＲＡＭ９のダ
ミー読出しを行なう。
のラッチ出力が不定である為、ＣＰＵ１はＲＡＭ９のダ
ミー読出しを行なう。
【００１７】この時の＊ＯＥ信号の立上がりでラッチ回
路６にＲＡＭ９のアドレス（００００Ｈ）のデータａａ
が取り込まれ、かつ、アップカウンタ５のカウント値Ｓ
−ＡＤＲＳが０００１Ｈとなる。つまり、ＲＡＭ９のア
ドレスラインＲＡＭ−ＡＤＲＳが０００１Ｈとなる。
路６にＲＡＭ９のアドレス（００００Ｈ）のデータａａ
が取り込まれ、かつ、アップカウンタ５のカウント値Ｓ
−ＡＤＲＳが０００１Ｈとなる。つまり、ＲＡＭ９のア
ドレスラインＲＡＭ−ＡＤＲＳが０００１Ｈとなる。
【００１８】（４）上記（３）の状態にてＣＰＵ１がＲ
ＡＭ９をリードすると、ラッチ出力ａａがＣＰＵ−ＤＡ
ＴＡとしてＣＰＵ１に取り込まれる。また同時に、＊Ｏ
Ｅ信号の立上がりでラッチ回路６にはＲＡＭ９のアドレ
ス（０００１Ｈ）のデータｂｂが取り込まれ、かつ、ア
ップカウンタ５のカウント値Ｓ−ＡＤＲＳが０００２Ｈ
となる。
ＡＭ９をリードすると、ラッチ出力ａａがＣＰＵ−ＤＡ
ＴＡとしてＣＰＵ１に取り込まれる。また同時に、＊Ｏ
Ｅ信号の立上がりでラッチ回路６にはＲＡＭ９のアドレ
ス（０００１Ｈ）のデータｂｂが取り込まれ、かつ、ア
ップカウンタ５のカウント値Ｓ−ＡＤＲＳが０００２Ｈ
となる。
【００１９】（５）上記（４）の状態にてＣＰＵ１がＲ
ＡＭ９をリードすると、ラッチ出力ｂｂがＣＰＵ−ＤＡ
ＴＡとしてＣＰＵ１に取り込まれる。また同時に、＊Ｏ
Ｅ信号の立上がりでラッチ回路６にはＲＡＭ９のアドレ
ス（０００２Ｈ）のデータｃｃが取り込まれ、かつ、ア
ップカウンタ５のカウント値Ｓ−ＡＤＲＳが０００３Ｈ
となる。
ＡＭ９をリードすると、ラッチ出力ｂｂがＣＰＵ−ＤＡ
ＴＡとしてＣＰＵ１に取り込まれる。また同時に、＊Ｏ
Ｅ信号の立上がりでラッチ回路６にはＲＡＭ９のアドレ
ス（０００２Ｈ）のデータｃｃが取り込まれ、かつ、ア
ップカウンタ５のカウント値Ｓ−ＡＤＲＳが０００３Ｈ
となる。
【００２０】（６）上記（５）の状態にてＣＰＵ１がＲ
ＡＭ９にライト動作を行うと、このライト動作時のみＲ
ＡＭ９のアドレスラインがアドレスセレクタ４に依りＣ
ＰＵ−ＡＤＲＳとなり、かつ、データセレクタ７に依り
ＣＰＵ−ＤＡＴＡがＲＡＭ９のＩ／Ｏ−ＤＡＴＡとなる
ので、通常のＲＡＭアクセス動作となる。但しこの時、
ＲＡＭ９のアクセス時間およびタイミングジェネレータ
３による遅延等のため、ＣＰＵ１へのウエイト動作の要
求が行われる。
ＡＭ９にライト動作を行うと、このライト動作時のみＲ
ＡＭ９のアドレスラインがアドレスセレクタ４に依りＣ
ＰＵ−ＡＤＲＳとなり、かつ、データセレクタ７に依り
ＣＰＵ−ＤＡＴＡがＲＡＭ９のＩ／Ｏ−ＤＡＴＡとなる
ので、通常のＲＡＭアクセス動作となる。但しこの時、
ＲＡＭ９のアクセス時間およびタイミングジェネレータ
３による遅延等のため、ＣＰＵ１へのウエイト動作の要
求が行われる。
【００２１】またこの時、＊ＯＥ信号が発生しない為、
ラッチ出力およびアップカウンタ５のカウント値Ｓ−Ａ
ＤＲＳは上記（５）の状態を保つ。
ラッチ出力およびアップカウンタ５のカウント値Ｓ−Ａ
ＤＲＳは上記（５）の状態を保つ。
【００２２】（７）上記（６）の状態にてＣＰＵ１がＲ
ＡＭ９をリードすると、ラッチ出力ｃｃがＣＰＵ−ＤＡ
ＴＡとしてＣＰＵ１に取り込まれる。また同時に、＊Ｏ
Ｅ信号の立上がりでラッチ回路６にはＲＡＭ９のアドレ
ス（０００３Ｈ）のデータｄｄが取り込まれ、かつアッ
プカウンタ５のカウント値Ｓ−ＡＤＲＳが０００４Ｈと
なる。
ＡＭ９をリードすると、ラッチ出力ｃｃがＣＰＵ−ＤＡ
ＴＡとしてＣＰＵ１に取り込まれる。また同時に、＊Ｏ
Ｅ信号の立上がりでラッチ回路６にはＲＡＭ９のアドレ
ス（０００３Ｈ）のデータｄｄが取り込まれ、かつアッ
プカウンタ５のカウント値Ｓ−ＡＤＲＳが０００４Ｈと
なる。
【００２３】（８）上記（１）〜（７）の動作に見られ
る様に、ＣＰＵ１はウエイトサイクルに入ることなく、
ＲＡＭ９のシーケンシャルリードを実施できる。つま
り、ＣＰＵ１とＲＡＭ９間にバッファ（ラッチ回路６）
を設定し、かつ、アドレス生成用のアップカウンタ５を
設定する事に依り、次にＣＰＵ１が取り込むべきＲＡＭ
９のデータをラッチ回路６に先取りできるため、ＲＡＭ
のアクセス時間、タイミングジェネレータ３の遅延に依
るウエイトの要求を伴わないデータ転送が可能になり、
ＣＰＵ１の処理時間の短縮が図れる。
る様に、ＣＰＵ１はウエイトサイクルに入ることなく、
ＲＡＭ９のシーケンシャルリードを実施できる。つま
り、ＣＰＵ１とＲＡＭ９間にバッファ（ラッチ回路６）
を設定し、かつ、アドレス生成用のアップカウンタ５を
設定する事に依り、次にＣＰＵ１が取り込むべきＲＡＭ
９のデータをラッチ回路６に先取りできるため、ＲＡＭ
のアクセス時間、タイミングジェネレータ３の遅延に依
るウエイトの要求を伴わないデータ転送が可能になり、
ＣＰＵ１の処理時間の短縮が図れる。
【００２４】また、アップカウンタ５のカウント値でＲ
ＡＭ９のアドレッシングを行う為、データを取り込む毎
にＣＰＵ１がＲＡＭ９へのアドレスの更新を行なう必要
がなく、これもＣＰＵ１の処理時間の短縮化に寄与する
（この際は、シーケンシャルリードのエンドアドレスを
設定し、エンドアドレスアクセス時にＣＰＵへの割り込
み等を発生する構成とする必要がある）。
ＡＭ９のアドレッシングを行う為、データを取り込む毎
にＣＰＵ１がＲＡＭ９へのアドレスの更新を行なう必要
がなく、これもＣＰＵ１の処理時間の短縮化に寄与する
（この際は、シーケンシャルリードのエンドアドレスを
設定し、エンドアドレスアクセス時にＣＰＵへの割り込
み等を発生する構成とする必要がある）。
【００２５】なお、（６）で述べたように、ＣＰＵ１の
シーケンシャルリード中に、ＣＰＵ１のＲＡＭ９に対す
るライト動作を行なうことも可能である。
シーケンシャルリード中に、ＣＰＵ１のＲＡＭ９に対す
るライト動作を行なうことも可能である。
【００２６】
【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵが次に読むべきデータをＲＡＭから先取りしておく
ことで、ＣＰＵによるＲＡＭのアドレスポイントの更新
処理、及び、ＲＡＭアクセス時のウエイトの要求を削除
し、ＣＰＵの処理時間の短縮化、ひいては印字装置の動
作速度の向上を図ることができる。
ＰＵが次に読むべきデータをＲＡＭから先取りしておく
ことで、ＣＰＵによるＲＡＭのアドレスポイントの更新
処理、及び、ＲＡＭアクセス時のウエイトの要求を削除
し、ＣＰＵの処理時間の短縮化、ひいては印字装置の動
作速度の向上を図ることができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を示すタイミング図である。
１ ＣＰＵ ２ アドレスデコーダ ３ タイミングジェネレータ ４ アドレスセレクタ ５ アップカウンタ ６ ラッチ回路 ７ データセレクタ ８ 双方向バッファ回路 ９ ＲＡＭ
Claims (1)
- 【請求項１】 ＣＰＵからＲＡＭを直接アドレスし、シ
ーケンシャルなＲＡＭの読取り動作を行う印字装置にお
いて、 ＣＰＵが現時点で取り込んでいるアドレスの次に取り込
むべきアドレスを生成する計数手段と、 前記計数手段によって示されるアドレスに格納してある
データを一時格納する格納手段とを具備したことを特徴
とする印字装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272624A JPH05108280A (ja) | 1991-10-21 | 1991-10-21 | 印字装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272624A JPH05108280A (ja) | 1991-10-21 | 1991-10-21 | 印字装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05108280A true JPH05108280A (ja) | 1993-04-30 |
Family
ID=17516526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272624A Pending JPH05108280A (ja) | 1991-10-21 | 1991-10-21 | 印字装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05108280A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793939A (en) * | 1996-05-13 | 1998-08-11 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Print controlling apparatus |
-
1991
- 1991-10-21 JP JP3272624A patent/JPH05108280A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5793939A (en) * | 1996-05-13 | 1998-08-11 | Mitsubishi Electric Semiconductor Software Co., Ltd. | Print controlling apparatus |
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