JP2001142698A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】 【課題】 小量の高速アクセスメモリによって高速に命
令を実行する。 【解決手段】 プログラムを記憶する主記憶装置（４
０）と、上記プログラムに含まれる命令中の分岐命令の
先頭から４ワード分の命令コードを登録する高速アクセ
ス可能な命令用メモリ（２０）とを備え、高速アクセス
制御部（２）は、次に実行する命令が分岐命令であるこ
とを検出し、分岐命令の先頭の命令コードを命令用メモ
リ（２０）から取得して、ＣＰＵ（１）へ転送する。Ｃ
ＰＵ（１）は、転送された分岐命令の先頭の命令コード
を実行するとともに、続いて実行する命令コードを主記
憶装置（４０）から読み込む命令プリフェッチ処理をす
ることにより、待ち状態を作ることなくプログラムの命
令を実行する。命令用メモリ（２０）に分岐命令が登録
されていない場合は、高速アクセス制御部（２）は、検
出した分岐命令の先頭から４ワード分の命令コードを命
令用メモリ（２０）へ登録する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プログラムを記憶
する記憶装置に加え、命令用の高速メモリを備え、高速
に命令アクセスを行うメモリアクセス方式に関するもの
である。

【０００２】

【従来の技術】近年、中央演算処理装置（ＣＰＵ：Ｃｅ
ｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）のクロッ
クサイクルタイム（動作周波数の逆数）は、メインメモ
リのアクセスタイムに比較してますます高速になってき
ており（動作周波数が向上するとクロックサイクルタイ
ムは小さくなる）、命令およびデータのメインメモリア
クセスがシステム性能向上のボトルネックとなってい
る。そして、ＣＰＵが１００ＭＨｚ（クロックサイクル
タイムは１０ｎｓ）以上で動作するのが当たり前になっ
ているのに対して、メインメモリを構成する通常のＤＲ
ＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）のレイテンシー（ＤＲＡＭに対してアク
セスを開始して最初のデータが出力されるまでの時間）
は４０ｎｓ程度である。この問題を解決するために、比
較的小容量の高速メモリであるキャッシュメモリを、Ｃ
ＰＵとＤＲＡＭの間に配置し、ＤＲＡＭへのアクセスを
見かけ上高速にする手法「コンピュータアーキテクチ
ャ」ｐ４０８−ｐ４１８（Ｄａｖｉｄ Ａ．Ｐａｔｔｅ
ｒｓｏｎ，Ｊｏｈｎ Ｌ．Ｈｅｎｎｅｓｓｙ著、日経Ｂ
Ｐ社、１９９３年）が採られている。

【０００３】図８に、キャッシュメモリを用いた従来の
コンピュータシステムを示す。１０００はＣＰＵを、１
００１は命令キャッシュメモリを、１００２はデータキ
ャッシュメモリを、１００３はメインメモリ（ＤＲＡ
Ｍ）を示している。ＣＰＵ（１０００）内には、命令お
よびデータキャッシュメモリのアクセス制御を行うキャ
ッシュ制御部（１０１１）と、メインメモリのアクセス
制御を行うバスインターフェイスユニット（ＢＩＦ）
（１０１２）と、命令キャッシュメモリからのデータバ
ス（１０２５）とＢＩＦからのデータバス（１０１７）
を選択するセレクタ１（１０１３）と、データキャッシ
ュメモリからのデータバス（１０２６）とＢＩＦ（１０
１２）からのデータバス（１０１７）を選択するセレク
タ２（１０１４）と、ＢＩＦ（１０１２）に接続されて
いるデータバス（１０１７）へデータを出力するドライ
バ（１０１５）を内蔵している。

【０００４】キャッシュ制御部（１０１１）は、命令キ
ャッシュメモリに命令フェッチアドレス（１０２０）を
出力し、データキャッシュメモリにオペランドデータア
ドレス（１０２１）を出力する。また、命令キャッシュ
メモリ（１００１）およびデータキャッシュメモリ（１
００２）からは、キャッシュヒット／ミス信号（命令キ
ャッシュヒット（１０２２）、データキャッシュヒット
（１０２３））がキャッシュ制御部へ出力される。キャ
ッシュヒットとは、アクセスアドレスに該当する命令コ
ードおよびオペランドデータがキャッシュメモリ内に存
在することを示している。キャッシュミスとは、アクセ
スアドレスに該当する命令コードおよびオペランドデー
タがキャッシュメモリ内に存在しないことを示してい
る。また、キャッシュミスであった場合には、キャッシ
ュ制御部（１０１１）からＢＩＦ（１０１２）にメイン
メモリアクセスのためのリクエストやアドレス（１０１
６）が出力される。ＢＩＦ（１０１２）は、アドレスバ
ス（１０１８）、データバス（１０１９）を介してメイ
ンメモリ（１００３）から必要な命令フェッチやオペラ
ンドデータリードする。ＢＩＦ（１０１２）はデータバ
ス（１０１７）を介して、この命令コードおよびオペラ
ンドデータをＣＰＵまたはキャッシュメモリに転送す
る。

【０００５】命令コードを取得する際に発生する命令キ
ャッシュミスによる命令フェッチでは、ＢＩＦ（１０１
２）によりフェッチされた最初のワードデータ（３２ビ
ット）はデータバス（１０１７）経由でセレクタ１（１
０１３）を介してＣＰＵに転送される。また、オペラン
ドデータを取得する際に発生するデータキャッシュミス
によるオペランドデータリードでは、ＢＩＦ（１０１
２）によりリードされた最初のワードデータはデータバ
ス（１０１７）経由でセレクタ２（１０１４）を介して
ＣＰＵ（１０００）に転送される。また、キャッシュミ
ス時にはキャッシュの登録処理が行われる。キャッシュ
登録が必要なリクエストがキャッシュ制御部（１０１
１）からＢＩＦ（１０１２）に渡されると、ＢＩＦ（１
０１２）は１ライン分の４ワードデータ（１２８ビッ
ト）をメインメモリ（１００３）から取ってくる。そし
て、キャッシュ制御部（１０１１）にデータを取ってき
たことを知らせながらデータバス（１０１７）に出力す
る。キャッシュ制御部（１０１１）は、キャッシュ登録
信号（１０２４）を命令およびデータキャッシュメモリ
に出力する。

【０００６】命令キャッシュメモリ（１００１）は、ラ
インデコード（１０５１）と、タグ部（１０５２）と、
モード部（１０５３）と、データ部（１０５４）と、ア
ドレス比較器（１０５５）と、出力制御部（１０５６）
より構成されている。データキャッシュメモリ（１００
２）は、ラインデコード（１０７１）と、タグ部（１０
７２）と、モード部（１０７３）と、データ部（１０７
４）と、アドレス比較器（１０７５）と、出力制御部
（１０７６）より構成されている。そして命令キャッシ
ュメモリ（１００１）およびデータキャッシュメモリ
（１００２）は、ダイレクトマッピング方式のメモリ構
成となっている。すなわち、命令キャッシュメモリ（１
００１）では、入力されたアドレス（１０２０）の下位
数ビットをラインデコード（１０５１）し、１エントリ
（ラインデコード結果により選択される１つのタグアド
レス（１０５８）と、モードデータ（１０６０）と、キ
ャッシュデータ（１０５９）のセットを指す）の選択を
行う。モードデータ（１０６０）は、通常、有効ビット
等が含まれており、このエントリが有効であれば有効ビ
ットがセットされ、無効であれば有効ビットがクリアさ
れる。選択されたエントリ内のタグアドレス（１０５
８）は、アドレス比較器（１０５５）に転送され、入力
アドレス（１０２０）の一部と比較する。この比較結果
に有効ビットがＡＮＤされ、一致すれば命令キャッシュ
ヒット信号（１０２２）としてキャッシュ制御部（１０
１１）に転送される。そして、キャッシュヒット信号
（１０２２）は出力制御部にも伝達され、選択されたエ
ントリ内のキャッシュデータ（１０５９）のうち、所望
のワードデータがデータバス（１０２５）を介してＣＰ
Ｕに転送される。また、キャッシュミスした場合には、
入力アドレス（１０２０）の一部をタグアドレス（１０
５８）に登録し、ＢＩＦ（１０１２）からデータバス
（１０１７）経由で転送されてくる４ワード分のデータ
をキャッシュデータ（１０５９）に登録する。そして、
これらを登録したエントリの有効ビットをセットする。

【０００７】同様に、データキャッシュメモリ（１００
２）では、入力されたアドレス（１０２１）の下位数ビ
ットをラインデコード（１０７１）し、１エントリ（ラ
インデコード結果により選択される１つのタグアドレス
（１０７８）と、モードデータ（１０８０）と、キャッ
シュデータ（１０７９）のセットを指す）の選択を行
う。モードデータ（１０８０）は、通常、有効ビットや
変更ビット等が含まれている。有効ビットは、このエン
トリが有効であればセットされ無効であればクリアされ
る。変更ビットは、このエントリに対してオペランドラ
イト処理が行われた場合にセットされ、オペランドライ
ト処理が行われていない場合は未セットのままである。
選択されたエントリ内のタグアドレス（１０７８）は、
アドレス比較器（１０７５）に転送され、入力アドレス
（１０２１）の一部と比較する。この比較結果に有効ビ
ットがＡＮＤされ、一致すれば命令キャッシュヒット信
号（１０２３）としてキャッシュ制御部（１０１１）に
転送される。そして、キャッシュヒット信号（１０２
３）は出力制御部にも伝達され、選択されたエントリ内
のキャッシュデータ（１０７９）のうち、所望のワード
データがデータバス（１０２６）を介してＣＰＵ（１０
００）に転送される。また、キャッシュミスした場合に
は、入力アドレス（１０２１）の一部をタグアドレス
（１０７８）に登録し、ＢＩＦ（１０１２）からデータ
バス（１０１７）経由で転送されてくる４ワード分のデ
ータをキャッシュデータ（１０７９）に登録する。そし
て、これらを登録したエントリの有効ビットをセットす
る。

【０００８】図９，１０では、あるプログラム例に則し
た命令コードアクセスについて説明する。図９には、プ
ログラム（１１００）と、命令キャッシュメモリ（１０
０１）を、図１０には、メインメモリ（ＤＲＡＭ）内の
メモリイメージを示している。命令キャッシュメモリ
（１００１）は、ラインデコード（１０５１）と、タグ
アドレス部（１０５２）と、キャッシュデータ部（１０
５４）より構成されている。ラインデコード（１０５
１）により選択された１エントリには、４ワードのデー
タ登録可能である。メインメモリ内のメモリイメージ
は、１ワードデータ（Ｄ１００〜Ｄ１３７）のデータ列
であり、これらはアドレスの若い順に上から下へ並んで
いる。データ列の右側の矢印は、４ワード境界アドレス
を示している。また、データ列の左側の矢印はプログラ
ム中に示しているラベル（ＢＴ０１，ＢＴ０２，ＳＵＢ
Ｅ）を示している。

【０００９】プログラム（１１００）では、まず、第１
のジャンプ命令が実行されて分岐先（ＢＴ０１）へ分岐
処理が実行される。そして、シーケンシャルにプログラ
ムが実行されて、アドレスＳＵＢＥにきた時に第２のジ
ャンプ命令が実行されて分岐先（ＢＴ０２）へ分岐処理
が実行される。このアドレスＢＴ０１からＳＵＢＥまで
の一連のプログラムコード（プログラム中の点線枠部
分：１１０１）が格納されているのは、ＤＲＡＭのメモ
リイメージ上ではＤ１０５〜Ｄ１２０（図中の網掛けし
た部分）である。この一連のプログラムコードが初めて
実行された時は、命令キャッシュメモリへのアクセスで
はキャッシュミスが発生する。このキャッシュミスに伴
って、命令キャッシュメモリへの命令コードの登録が行
われる。キャッシュメモリには４ワード境界アドレスで
区切られる、一連の４ワードデータが１エントリに登録
される。このため、命令コードＤ１０４〜Ｄ１２３まで
の２０ワードデータがキャッシュデータ部（１０５４）
の５ラインに登録される。そして、これらキャッシュデ
ータ部の５ラインに対応するタグアドレス部（１０５
２）の５ラインには４ワード境界アドレス（ＢＤ０１，
ＢＤ０２，ＢＤ０３、ＢＤ０４，ＢＤ０５）が登録され
る。そして、この一連のプログラムコード（１１０１）
が２回目以降に実行される場合は、メインメモリからプ
ログラムコードをフェッチすることなく、命令キャッシ
ュメモリからプログラムコードがフェッチできるため、
高速にプログラム実行が可能となる。

【００１０】通常、ＣＰＵは命令キャッシュメモリへ１
クロックアクセス可能であるのに対して、メインメモリ
はＤＲＡＭで構成されているため、最初のデータが出力
されるまでに数サイクルかかる。そのため、高速なコン
ピュータシステムでは、なるべく大容量の命令キャッシ
ュメモリを内蔵し、多くの命令コードをメインメモリか
ら命令キャッシュメモリに登録できるようにしている。
従って、キャッシュメモリのコストが増加するという問
題点が発生している。

【００１１】

【発明が解決しようとする課題】この発明は、上記のよ
うな問題を解決するため、高速にアクセスできる命令用
のメモリを設置し、命令用のメモリに分岐命令等のアド
レスが連続していない命令の先頭から任意のサイズの命
令コードを記憶することにより、高速に命令を実行でき
るようにすることを目的とする。

【００１２】

【課題を解決するための手段】この発明に係るメモリア
クセス方式は、複数の命令コードにより記述されたプロ
グラムを記憶する主記憶装置と、上記主記憶装置に記憶
されたプログラムを読み込み、読み込んだプログラムに
記述された命令コードに従って命令を実行する中央演算
処理装置と、上記主記憶装置と比べて高速に読み込み可
能であり、上記中央演算処理装置が実行中の命令の次に
実行する次命令の命令コードが記憶されているアドレス
が、実行中の命令の命令コードが記憶されているアドレ
スと連続していないアドレス不連続命令について、上記
アドレス不連続命令の命令コードを記憶する命令用メモ
リと、次命令がアドレス不連続命令であることを検出
し、アドレス不連続命令の場合には、上記命令用メモリ
に記憶された上記アドレス不連続命令の命令コードを検
索して命令用メモリからアドレス不連続命令の命令コー
ドを取得し、取得した命令コードを中央演算処理装置に
転送する高速アクセス制御部とを備えたことを特徴とす
る。

【００１３】上記高速アクセス制御部は、アドレス不連
続命令の命令コードが上記命令用メモリに記憶されてい
なかった場合は、主記憶装置に記憶されたアドレス不連
続命令の命令コードを一つ以上読み込み、読み込んだ一
つ以上の命令コードを一組のアドレス不連続命令として
上記命令用メモリへ書き込むことを特徴とする。

【００１４】また、中央演算処理装置は、命令をデコー
ドする命令デコード部を備え、上記命令デコード部は、
次命令がアドレス不連続命令であることを所定の基準に
基づいて検出し、次命令がアドレス不連続命令であるこ
とを検出すると、次命令がアドレス不連続命令であるこ
とを通知する不連続信号を生成し、生成した不連続信号
を上記高速アクセス制御部へ出力し、上記高速アクセス
制御部は、上記不連続信号を入力し、上記不連続信号に
よって次命令がアドレス不連続命令であることを検出す
ることを特徴とする。

【００１５】上記高速アクセス制御部は、実行中の命令
が記憶されているアドレスと、次命令が記憶されている
アドレスとを入力し、上記二つのアドレス比較すること
によって、次命令がアドレス不連続命令であることを検
出することを特徴とする。

【００１６】上記アドレス不連続命令は、分岐命令を含
むことを特徴とする。

【００１７】上記高速アクセス制御部は、上記命令用メ
モリが一組のアドレス不連続命令を記憶するのに要する
記憶領域のサイズを、上記アドレス不連続命令のアドレ
スへ加算し、加算したアドレスを中央演算処理装置へ出
力し、中央演算処理装置は、上記アドレスを入力し、入
力したアドレスを用いて主記憶装置へ命令コードの読み
込みを行うことを特徴とする。

【００１８】上記中央演算処理装置は、上記命令用メモ
リまたは主記憶装置から読み込んだ命令コードを一時的
に記憶する命令キューを備えたことを特徴とする。

【００１９】この発明に係るメモリアクセス方式は、プ
ログラムを記憶できる第一の記憶部と、アクセスする速
度は第一の記憶部より高速であるが第一の記憶部より少
量のプログラムを記憶できる第二の記憶部とを備えた記
憶装置と、上記記憶装置に記憶されたプログラムを読み
込み、読み込んだプログラムに記述された命令コードに
従って命令を実行する中央演算処理装置とを備え、上記
第一の記憶部は、プログラム全体を記憶し、上記第二の
記憶部は、上記中央演算処理装置が実行中の命令の次に
実行する次命令の命令コードが記憶されているアドレス
が、実行中の命令の命令コードが記憶されているアドレ
スと連続していないアドレス不連続命令について、上記
アドレス不連続命令の命令コードを記憶し、さらに、上
記記憶装置は、次命令がアドレス不連続命令であること
を検出し、アドレス不連続命令の場合には、上記第二の
記憶部に記憶された上記アドレス不連続命令の命令コー
ドを検索して第二の記憶部からアドレス不連続命令の命
令コードを取得し、取得した命令コードを中央演算処理
装置に転送する高速アクセス制御部とを備えたことを特
徴とする。

【００２０】上記高速アクセス制御部は、アドレス不連
続命令の命令コードが上記第二の記憶部に記憶されてい
なかった場合は、第一の記憶部に記憶されたアドレス不
連続命令の命令コードを一つ以上読み込み、読み込んだ
一つ以上の命令コードを一組のアドレス不連続命令とし
て上記第二の記憶部へ書き込むことを特徴とする。

【００２１】また、中央演算処理装置は、命令をデコー
ドする命令デコード部を備え、上記命令デコード部は、
次命令がアドレス不連続命令であることを所定の基準に
基づいて検出し、次命令がアドレス不連続命令であるこ
とを検出すると、次命令がアドレス不連続命令であるこ
とを通知する不連続信号を生成し、生成した不連続信号
を上記高速アクセス制御部へ出力し、上記高速アクセス
制御部は、上記不連続信号を入力し、上記不連続信号に
よって次命令がアドレス不連続命令であることを検出す
ることを特徴とする。

【００２２】上記高速アクセス制御部は、実行中の命令
が記憶されているアドレスと次命令が記憶されているア
ドレスとを入力し、上記二つのアドレスを比較すること
によって、次命令がアドレス不連続命令であることを検
出することを特徴とする。

【００２３】上記記憶装置と、中央演算処理装置とは、
システムＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇ
ｒａｔｉｏｎ）に内蔵されていることを特徴とする。

【００２４】

【発明の実施の形態】実施の形態１．上記問題点を解決
するため本発明の高速メモリアクセス方式では、小容量
の命令用のメモリを命令用メモリとして内蔵し、この命
令用メモリには、次に実行する命令が記憶されたアドレ
スが不連続な命令の命令コードを登録する。命令用メモ
リのアクセスと同時にメインメモリのアクセスも行い、
命令用メモリからの命令コードと、メインメモリからの
命令コードをシームレスにフェッチする方式に関するの
ものである。この実施の形態では、一例として、これら
の処理が全てハードウェア制御で行われる場合を説明す
る。また、この実施の形態では、次命令が不連続命令で
あることを、所定の基準の命令として検出する場合を一
例として説明する。

【００２５】図１に、本発明の高速メモリアクセス方式
を示す。１はＣＰＵを、２０は命令用メモリを、１００
２はデータキャッシュメモリを、４０はメインメモリを
示している。メインメモリ（主記憶装置）（４０）は、
命令コードを記述したプログラムを記憶する。この実施
の形態では、メインメモリがＳＤＲＡＭ（Ｓｙｎｃｈｒ
ｏｎｏｕｓ ＤＲＡＭ）を使用する場合を示している。
ＳＤＲＡＭとは、同期式ＤＲＡＭのことで、単なるＤＲ
ＡＭがクロックを使用しないのに対して、ＳＤＲＡＭで
はクロックに同期してデータの転送を行う。近年システ
ム全体が高速化してくるに伴ってＤＲＡＭよりもＳＤＲ
ＡＭの方が使用されてきているものである。データキャ
ッシュメモリ（１００２）は、従来のものと同じであ
る。命令用メモリ（２０）は、メインメモリと比べて高
速に読み込み可能であり、ＣＰＵ（１）が実行中の命令
の次に実行する次命令の命令コードが記憶されているア
ドレスが、実行中の命令の命令コードが記憶されている
アドレスと連続していないアドレス不連続命令につい
て、上記アドレス不連続命令の命令コードを記憶する。
ＣＰＵ（１）内には、命令およびデータ高速アクセス制
御を行う高速アクセス制御部（２）と、外部メモリのア
クセス制御を行うバスインターフェイスユニット（ＢＩ
Ｆ）（７）と、命令用メモリ（２０）からのデータバス
（６）とＢＩＦ（７）からのデータバス（１７）とを選
択するセレクタ１（３）と、そのセレクタ１（３）の出
力データを格納しておく命令キュー（４）と、命令用メ
モリ（２０）からのデータバス（６）とＢＩＦ（７）か
らのデータバス（１７）と命令キュー（４）との出力を
選択するセレクタ（５）と、データキャッシュメモリか
らのデータバス（１０２６）とＢＩＦからのデータバス
（１２）とを選択するセレクタ２（９）と、ＢＩＦ
（７）に接続されているデータバス（１７）へデータを
出力するドライバ（１０）と、命令をデコードする命令
デコード部とを内蔵している。高速アクセス制御部
（２）は、次命令がアドレス不連続命令であることを検
出し、アドレス不連続命令の場合には、命令用メモリ
（２０）に記憶された上記アドレス不連続命令の命令コ
ードを検索して命令用メモリからアドレス不連続命令の
命令コードを取得し、取得した命令コードをＣＰＵ
（１）に転送する。

【００２６】命令デコード部（１１）は、次命令がアド
レス不連続命令であることを所定の基準に基づいて検出
し、次命令がアドレス不連続命令であることを検出する
と、次命令がアドレス不連続命令であることを通知する
不連続信号（２１）を生成し、生成した不連続信号を上
記高速アクセス制御部（２）へ出力する。この実施の形
態では、分岐命令をアドレス不連続命令とする場合を説
明するが、これに限られるわけではない。この分岐命令
の実行を検知（不連続信号２１を生成）するデコード回
路部では、分岐命令以外の命令を検知することも可能で
ある。すなわち、プログラムの起動時のように、リセッ
ト信号のＣＰＵコアへの入力直後は、通常ＣＰＵコアは
リセットベクタ（リセット処理ルーチンのありかが示さ
れている分岐テーブル）へ分岐する。このように、リセ
ット処理も含めて、ＥＩＴ（例外（Ｅｘｃｅｐｔｉｏ
ｎ）、割り込み（Ｉｎｔｅｒｒｕｐｔ）、トラップ（ｔ
ｒａｐ）の総称）が発生した場合のＥＩＴベクタへの分
岐を分岐命令の一種として検知することも可能である。
また、上記は一例を示したもので、上記以外の命令であ
っても、アドレス不連続命令として検知することが可能
であることはいうまでもない。命令デコード部（１１）
から出力された不連続信号を入力した高速アクセス部
（２）は、命令用メモリ（２０）から分岐命令の命令コ
ードを読み込む。命令用メモリ（２０）は、アドレス不
連続命令の一つ以上の命令コード（この実施の形態で
は、４ワード分の命令コード）を一組のアドレス不連続
命令とし、この一組のアドレス不連続命令とその付加情
報とからなるデータを１エントリとして、複数のエント
リ（３８）を記憶する領域を内蔵している。１エントリ
は、タグアドレス（３４）と、モード（３５）と、分岐
ターゲットデータ（３６）と、アドレス比較器（３３）
から構成される。さらに、命令用メモリ（２０）は、各
エントリ（３０）のアドレス比較器（３３）の結果によ
りヒットミスの判定を行うヒットミス判定部（３１）
と、アドレス比較器でヒットが検出されたエントリの分
岐ターゲットデータをデータバス（６）に出力する出力
制御部（３９）を内蔵している。データキャッシュメモ
リ（１００２）の構成は図８で説明した従来のものと同
様であり、その処理動作も同様である。

【００２７】次に、動作を説明する。高速アクセス制御
部（２）は、命令用メモリ（２０）に命令フェッチアド
レス（１２）を出力し、データキャッシュメモリ（１０
０２）にオペランドデータアドレス（１３）を出力す
る。また、命令用メモリ（２０）およびデータキャッシ
ュメモリ（１００２）からは、タグヒット／ミス信号
（命令用メモリヒット（１４）、データキャッシュヒッ
ト（１５））が高速アクセス制御部（２）へ出力され
る。タグヒットには、命令用メモリ（２０）をアクセス
した場合の命令用メモリヒットと、データキャッシュメ
モリをアクセスした場合のデータキャッシュヒットとが
ある。命令用メモリヒットとは、アクセスアドレスに該
当する命令コードが命令用メモリに存在することを示し
ている。また、データキャッシュヒットとは、アクセス
アドレスに該当するオペランドデータがデータキャッシ
ュメモリに存在することを示している。タグミスには、
命令用メモリミスと、データキャッシュミスがあり、上
記タグヒットとは逆にそれぞれアクセスアドレスに該当
するデータが無かった場合をいう。

【００２８】以下に、タグミスであった場合の動作を説
明する。タグミスであった場合には、高速アクセス制御
部（２）からＢＩＦ（７）にメインメモリアクセスのた
めのリクエストやアドレス等（８）が出力される。ＢＩ
Ｆ（７）は、アドレスバス（１８）、データバス（１
９）を介してメインメモリ（４０）から必要な命令フェ
ッチやオペランドデータリードする。ＢＩＦ（７）は、
データバス（１７）を介して、この命令コードおよびオ
ペランドデータをＣＰＵまたは命令用メモリまたはデー
タキャッシュメモリに転送する。命令用メモリミスによ
る命令フェッチでは、ＢＩＦ（７）によりフェッチされ
た最初のワードデータ（３２ビット）は、データバス
（１７）経由でセレクタ３（５）を介してＣＰＵに転送
される。また、データキャッシュミスによるオペランド
データリードでは、ＢＩＦ（７）によりリードされた最
初のワードデータは、データバス（１７）経由でセレク
タ２（９）を介してＣＰＵに転送される。また、タグミ
ス時には命令用メモリまたはデータキャッシュメモリへ
の登録処理が行われる。登録処理が必要なリクエストが
高速アクセス制御部（２）からＢＩＦ（７）に渡される
と、ＢＩＦ（７）は１ライン分の４ワードデータ（１２
８ビット）をメインメモリから取ってくる。そして、高
速アクセス制御部（２）にデータを取ってきたことを知
らせながらデータバス（１７）に出力する。高速アクセ
ス制御部（２）は、登録処理制御信号（１６）を命令用
メモリ（２０）およびデータキャッシュメモリ（１００
２）に出力する。

【００２９】高速アクセス制御部（２）は、命令用メモ
リミスが起こった場合、すなわち、アドレス不連続命令
の命令コードが命令用メモリ（２０）に記憶されていな
かった場合は、主記憶装置に記憶されたアドレス不連続
命令の命令コードを一つ以上読み込み、読み込んだ一つ
以上の命令コードを一組のアドレス不連続命令として上
記命令用メモリへ書き込むことになる。この実施の形態
では、４ワード分の命令コードを命令用メモリに書き込
む場合を説明する。

【００３０】本発明のメモリアクセス方式では、命令フ
ェッチに関しては命令用メモリヒットであった場合にも
メインメモリへ（４０）のアクセスを行う。命令用メモ
リヒットした場合には、４ワードの命令コードが命令用
メモリ（２０）からデータバス（６）を介して出力され
る。４ワードの命令コードのうち、先頭の命令コードは
セレクタ３（５）を介してＣＰＵに渡されるが、残りの
命令コードはセレクタ１（３）を介して命令キュー
（４）に取り込まれる。そして、同時に高速アクセス制
御部（２）は、命令用メモリヒット信号（１４）を受け
て、命令用メモリ（２０）にアクセスしたアドレスに４
ワード分加算（＋４）（４ワード分の命令コードの次命
令コードをアクセスするためのアドレス）したアドレス
をＢＩＦ（７）に対して出力する。ＢＩＦ（７）はこの
アドレスを受けて、メインメモリ（４０）に対して命令
フェッチ処理を開始するこの４ワード分加算されたアド
レスに対するＢＩＦ（７）の命令フェッチ処理を命令プ
リフェッチ処理と呼ぶ。そして、命令キューに貯えられ
ていた命令用メモリ（２０）からの命令コードがＣＰＵ
（１）で全て実行される頃に、メインメモリ（４０）か
らの命令プリフェッチしていた命令コードはＢＩＦ
（７）経由でＣＰＵ（１）に転送される。この命令用メ
モリ（２０）の使用と命令プリフェッチ処理による一連
の処理を効果的に行うことにより、ＣＰＵ（１）に対し
てシームレスに命令コードの供給が可能となる。

【００３１】命令用メモリ（２０）では、入力されたア
ドレス（１２）は、命令用メモリ（２０）に内蔵された
全エントリ（３８）に入力され、各エントリ内のアドレ
ス比較器でタグアドレスと比較を行う。各エントリ内の
モードデータには通常、有効ビット等が含まれており、
このエントリが有効であれば有効ビットがセットされ、
無効であれば有効ビットがクリアされる。各エントリの
アドレス比較器結果に有効ビットがＡＮＤされ、一致す
れば命令用メモリヒット信号としてヒットミス判定部
（３１）に転送される。そして、各エントリの命令用メ
モリヒット信号は出力制御部（３９）にも伝達され、命
令用メモリヒットが検出されたエントリ内の分岐ターゲ
ットデータ４ワード全てがデータバス（６）を介してＣ
ＰＵに転送される。また、命令用メモリミスした場合に
は、このミス信号（１４）が高速アクセス制御部（２）
に伝達され、この命令用メモリに対してアクセスを行っ
たアドレス（１２）がそのままＢＩＦ（７）に伝達され
る（この処理は通常のメインメモリに対する命令フェッ
チである）。この命令フェッチによりメインメモリから
取ってこられた命令コードは、ＢＩＦ（７）を介してＣ
ＰＵ（１）に転送される。この時に、同時に高速アクセ
ス制御部（２）にも命令を取ってきたことが伝達され、
この取ってきた命令コードの最初の４ワードと、その先
頭の命令コードが記憶されているワードアドレスが、そ
れぞれ分岐ターゲットデータ（３６）とタグアドレス
（３４）に登録される。そして、これらを登録したエン
トリの有効ビットをセットする。この仕組みで命令用メ
モリ（２０）に命令コードを登録すると、分岐命令が実
行された際の分岐先の先頭の４ワードデータ（命令コー
ド）のみが登録されることになるため、命令コード登録
用のデータ部を分岐ターゲットデータと呼ぶ。

【００３２】図２に、命令用メモリ（２０）内の１エン
トリの詳細な構成を示す。命令用メモリ（２０）内の１
エントリ（３０）は、タグアドレス（３４）と、モード
（３５）と、分岐ターゲットデータ（３６）と、アドレ
ス比較器（３３）より構成される。タグアドレス（３
４）は、アドレスバス（１２）とタグアドレスライト信
号（５０）が接続されており、タグミス時にアドレスバ
スよりワードアドレスＡＤ［０：２９］が登録される。
モードはこのエントリ（３０）が有効であるかどうかを
示す有効ビットである。このアドレスタグとモードビッ
トを用いて、アドレス比較器（３３）ではタグヒットミ
ス信号（５２）を生成し、この値をヒットミス判定部
（３１）へ出力する。分岐ターゲットデータ（３６）で
は、４ワード分の命令コードを登録するデータ領域ＤＡ
１［０：３１］，ＤＡ２［０：３１］，ＤＡ３［０：３
１］，ＤＡ４［０：３１］が存在する。これら４ワード
のデータは出力制御部（３９）へ接続（５３）されてお
り、タグヒット時にはこのデータが出力制御部（３９）
を介してＣＰＵ（１）へ転送される。また、タグミス時
には、データバス（１７）上の分岐先データの先頭４ワ
ードを、分岐ターゲットデータライト信号に基づいて順
番にデータ領域に取り込む。

【００３３】図３に、高速アクセス制御部（２）を中心
に命令フェッチおよびプリフェッチ処理の動作を示す。
高速アクセス制御部（２）は、分岐先のアドレスを計算
する加算器ＡＤＤ１（６０）と、その分岐先のアドレス
＋４を計算する加算器ＡＤＤ２（６１）と、分岐後のシ
ーケンシャルアクセスのためのアドレスを計算するイン
クリメンタＩＮＣ１（６３）と、そのインクリメンタの
値を保持するレジスタＲＥＧ１（６４）と、加算器ＡＤ
Ｄ１（６０）と加算器ＡＤＤ２（６１）とレジスタＲＥ
Ｇ１（６４）の出力を選択するセレクタ４（６２）と、
命令用メモリアクセス制御部（６５）とを内蔵してい
る。高速アクセス制御部（２）へは、ＣＰＵの命令デコ
ード部（１１）から分岐命令を実行することを示す不連
続信号（２１）が入力される。

【００３４】命令用メモリアクセス制御部（６５）は、
分岐先アドレスを計算する加算器（６０）の出力が接続
されており、分岐命令の実行を示す不連続信号（２１）
により起動がかかり、制御信号（図１に示す１２，１
４，１６）を用いて命令用メモリ（２０）にアクセスを
行う。また、命令用小メモリアクセス制御部（６５）
は、セレクタ４（６２）の制御（６７）も行う。セレク
タ４（６２）の出力はＢＩＦ（７）内のメインメモリ
（ＳＤＲＡＭ）アクセス制御部（６６）に出力される。
ＢＩＦ（７）では、受け取るアドレス（８）の値に応じ
て、制御信号（１８）とデータバス（１９）を用いて命
令コードのフェッチを行う。

【００３５】まず、分岐先の命令コードフェッチで命令
用メモリミスが発生した場合には、セレクタ４（６２）
からは加算器（６０）の値が出力され、ＢＩＦはメイン
メモリより分岐先の命令コードのフェッチを行う。フェ
ッチしてきた命令コードは、データバス（１７）とセレ
クタ３（５）を介してＣＰＵに転送される。場合によっ
てはセレクタ１（３）を介して命令キュー（４）に格納
される。次に、分岐先の命令コードフェッチで命令用メ
モリヒットが発生した場合は、分岐先となる命令の先頭
４ワードの命令コードはデータバス（６）を介してＣＰ
Ｕ（１）に転送される。そのため、セレクタ４（６２）
からは加算器（６１）の値が出力され、ＢＩＦは分岐先
の先頭４ワードの次命令コードをメインメモリからプリ
フェッチする（命令プリフェッチ処理）。プリフェッチ
してきた命令コードはデータバス（１７）を介してＣＰ
Ｕ（１）に転送される。また、ＢＩＦでこの命令プリフ
ェッチ処理による１回分のメインメモリアクセスが終了
すると、連続するシーケンシャルアクセスのためのアド
レスはセレクタ４（６２）を介してインクリメンタＩＮ
Ｃ１（６３）の値が提供される。すなわち、インクリメ
ンタＩＮＣ１（６３）では、一度に可能なメインメモリ
（ＳＤＲＡＭ）（４０）へのバースト転送単位のアドレ
スインクリメントが実行される。また、命令キュー
（４）のサイズは一度に実行されるバースト転送単位に
大きく影響を受ける。すなわち、フェッチしてきた命令
コードが命令キュー（４）から溢れないような制御が実
行されている。

【００３６】図４に、命令用メモリがヒットした場合の
命令フェッチのタイミングチャートを示す。タイミング
チャートの上位９種類の信号１８，１９は、ＢＩＦがメ
インメモリ（ＳＤＲＡＭ）（４０）をアクセスするため
の信号である。すなわち、これら信号（＃が付いている
ものはＬｏｗアクティブである）は、クロック信号（Ｃ
Ｋ１〜ＣＫ８はそれぞれ１クロックサイクル期間を示
す）、チップセレクト信号ＣＳ＃、行アドレスストロー
ブ信号ＲＡＳ＃、列アドレスストローブ信号ＣＡＳ＃、
ライトイネーブル信号ＷＥ＃（Ｌｏｗ時はライトで、Ｈ
ｉｇｈ時はリードである）、バンク選択信号Ａ１１、Ａ
１０、アドレスバス、データバスである。これら信号に
よるアクセスプロトコルは、一例を示したものである
（日経エレクトロニクス、Ｎｏ．６４１、ｐ９９〜ｐ１
２６、掲載記事『決断を迫られる高速ＤＲＡＭへの切り
替え』に基づいている）。

【００３７】アクセスアドレスはＡ１０とアドレスバス
にマルチプレクスして出力されており、ＣＫ１の立ち上
がりに行アドレスが出力され、ＣＫ３の立ち上がりに列
アドレスが出力されている。ＣＫ１の立ち上がりでは、
ＣＳ＃＝Ｌｏｗ，ＲＡＳ＃＝Ｌｏｗとなっており、行ア
ドレスがアドレスバスに出力されていることを示してい
る。ＣＫ３の立ち上がりでは、ＣＳ＃＝Ｌｏｗ，ＣＡＳ
＃＝Ｌｏｗとなっており、列アドレスがアドレスバスに
出力されていることを示している。メインメモリ（ＳＤ
ＲＡＭ）（４０）は、これらアドレスを受け付けて、Ｃ
Ｋ５，ＣＫ６，ＣＫ７，ＣＫ８の立ち上がりでＢＩＦが
サンプリング可能なタイミングでデータバスにターゲッ
トデータを出力する（４ワードのバースト転送の場
合）。このタイミングチャートでは、アクセスを開始し
て（ＣＫ１の立ち上がり）から、最初のデータが出力さ
れるまで（ＣＫ５の立ち上がり）に４クロックサイクル
期間（この時間をレイテンシーと呼ぶ）かかっている。

【００３８】本発明の高速メモリアクセス方式では、こ
のメインメモリアクセス（ＣＫ１の立ち上がり）と同時
に、高速メモリアドレスバス（１２）にも命令用メモリ
アクセスのためのアドレスを出力し、このアクセスがヒ
ットした場合は高速メモリデータバス（６）から４ワー
ド分の命令コードを得ることが可能である。これにより
レイテンシー４クロックサイクル期間に、ＣＰＵは命令
コードを待つことなく、命令用メモリ（２０）から供給
される命令コードを実行していることが可能である。

【００３９】図５には、図９に示したプログラム例に則
して、本発明のメモリアクセス方式による命令コードア
クセスについて説明する。図５には、命令用メモリ（２
０）内のメモリイメージが示してある。命令用メモリ
（２０）は、タグアドレス部（７０）と、分岐ターゲッ
トデータ部（７１）より構成されている。図９に示すメ
インメモリ（ここでは、ＳＤＲＡＭ）内のメモリイメー
ジは、１ワードデータ（Ｄ１００〜Ｄ１３７）のデータ
列であり、これらはアドレスの若い順に上から下へ並ん
でいる。データ列の右側の矢印は４ワード境界アドレス
を示している。また、データ列の左側の矢印はプログラ
ム中に示しているラベル（ＢＴ０１，ＢＴ０２，ＳＵＢ
Ｅ）を示している。

【００４０】プログラム（１１００）では、まず、第１
のジャンプ命令が実行されて分岐先（ＢＴ０１）へ分岐
処理が実行される。そして、シーケンシャルにプログラ
ムが実行されて、アドレスＳＵＢＥにきた時に第２のジ
ャンプ命令が実行されて分岐先（ＢＴ０２）へ分岐処理
が実行される。このアドレスＢＴ０１からＳＵＢＥまで
の一連のプログラムコード（プログラム中の点線枠部
分：１１０１）が格納されているのは、ＳＤＲＡＭのメ
モリイメージ上ではＤ１０５〜Ｄ１２０（図中の網掛け
部分）である。この一連のプログラムコードが初めて実
行された時は、まず、第１のジャンプ命令実行で命令用
メモリミスが発生する。このタグミスに伴って、命令用
メモリへの分岐ターゲットデータの登録が行われる。す
なわち、分岐先アドレス（ＢＴ０１）とその先頭４ワー
ドデータ（Ｄ１０５，Ｄ１０６，Ｄ１０７，Ｄ１０８）
が命令用メモリ（２０）の１エントリに登録される。そ
の後は、命令プリフェッチ処理によって、メインメモリ
（４０）から命令コードが読み込まれてプログラムを実
行する。

【００４１】次に、第２のジャンプ命令が初めて実行さ
れた場合にも、命令用メモリミスが発生し、このタグミ
スに伴って分岐先アドレス（ＢＴ０２）とその先頭４ワ
ードデータ（Ｄ１１１，Ｄ１１２，Ｄ１１３，Ｄ１１
４）が命令用メモリ（２０）の上記で登録が行われたエ
ントリとは別の１エントリに登録される。そして、この
一連のプログラムコード（１１０１）が２回目以降に実
行される場合は、ジャンプ命令実行時の分岐先の最初の
４ワード分の命令コードは命令用メモリ（２０）からフ
ェッチし、この４ワードに続く後続の命令コードはメイ
ンメモリからプリフェッチすることとなる。

【００４２】このように、命令用メモリ（２０）と命令
プリフェッチ処理を用いることにより、ＣＰＵは待ち状
態（ウェイト）になることなく命令実行が可能となる。
さらに、図５，９，１０に、一例として示した具体例を
比較すると、図１０で示した命令キャッシュメモリ（１
００１）が５エントリ分（２０ワード分）の命令コード
を登録する必要があるのに対して、図５で示した命令用
メモリ（２０）では２エントリ分（８ワード分）の命令
コードのみの登録でよく、これら高速メモリのコストを
低減することが可能である。

【００４３】実施の形態２．図６に、本発明のメモリア
クセス方式をシステムＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ
Ｉｎｔｅｇｒａｔｉｏｎ）に適用する例を説明する。
近年、プロセス技術の進化により半導体集積度の向上は
著しく、図１に示すキャッシュメモリをＣＰＵと同一Ｌ
ＳＩに内蔵するばかりでなく、大容量のＤＲＡＭまでも
内蔵することが可能となってきている。従来複数のＬＳ
Ｉで構成されていたシステムを一つのＬＳＩに集積した
ものをシステムＬＳＩと呼んでいる。図６では、ＣＰＵ
とデータキャッシュメモリとＳＤＲＡＭを内蔵した構成
となるシステムＬＳＩ（１００）の一例を示している。
このようなシステムＬＳＩ（１００）では、図１に、一
例として示す従来ＬＳＩが、ＬＳＩのピン数の制約から
ＣＰＵとメインメモリ間のアドレスバス幅が十数ビット
でデータバス幅が３２ビットしか持てなかったのに対し
て、ＣＰＵと内蔵メモリ間を３２ビットのアドレスバス
と１２８ビットのデータバスで接続することが可能であ
る。そのため、本発明のメモリアクセス方式を内蔵メモ
リ側に備えて、命令用メモリとＳＤＲＡＭの組み合わせ
で高速内蔵メモリに見せかけることが可能である。

【００４４】図６のシステムＬＳＩ（１００）内には、
ＣＰＵ（９９）と、命令／データアクセス制御部（１０
１）と、ＢＩＦ（１０１２）と、データキャッシュメモ
リ（１００２）と、内蔵メモリ（４１）がある。さら
に、ＢＩＦ（１０１２）からのデータバス（１７）と、
内蔵メモリからのデータバス（１１２）が入力される命
令キュー（４）と、命令キュー（４）とデータバス（１
７）を選択するセレクタ３（５）と、データバス（１
７）とデータキャッシュメモリの出力バス（１０２６）
を選択するセレクタ２（９）と、ＣＰＵコアがデータバ
ス（１７）へデータを出力するドライバ（１０）が内蔵
されている。ＣＰＵ（９９）の基本処理とデータキャッ
シュメモリ（１００２）とＢＩＦ（１０１２）の構成と
その処理動作は、図８に示す従来のものと同じである。
命令／データアクセス制御部（１０１）は、従来通りデ
ータキャッシュメモリ（１００２）のアクセスを制御す
ると共に、内蔵メモリ（４１）か外部メモリかのアクセ
スの切り分けを司り、外部アクセスが必要な場合はＢＩ
Ｆ（１０１２）に対してリクエストを出力する。また、
内蔵メモリ（４１）アクセスの場合も、命令フェッチか
データアクセスかの切り分けを司り、命令フェッチの場
合は命令用メモリへのアクセスを実行する制御がなされ
る。

【００４５】図７に、図６に示す内蔵メモリ（４１）の
詳細なブロック構成を示す。内蔵メモリ（４１）は、高
速アクセス制御部（１０２）と、命令用メモリ（１０
３）と、ＳＤＲＡＭ（１０４）より構成されている。ま
た内蔵メモリ（４１）の外部インターフェイスとして
は、ＣＰＵ（９９）の命令／データアクセス制御部（１
０１）との間でやりとりされる各種制御信号およびアド
レスバス（１０５）と、ＢＩＦ等にも接続されている３
２ビットのデータバス（１７）と、命令キューに出力さ
れている９６ビットのデータバス（１１２）である。高
速アクセス制御部（１０２）には、命令フェッチアドレ
スが不連続であることを検知するための機構が内蔵され
ている。

【００４６】この実施の形態では、高速アクセス制御部
（１０２）は、実行中の命令が記憶されているアドレス
と、次命令が記憶されているアドレスとを入力し、上記
二つのアドレス比較することによって、次命令がアドレ
ス不連続命令であることを検出する場合について説明す
る。具体的には、入力されてきた命令フェッチリクエス
トに対するアドレスを保持しておくレジスタＲＥＧ２
（１２０）と、このアドレスをインクリメントするイン
クリメンタＩＮＣ２（１２１）と、このインクリメント
アドレスと命令フェッチアドレスを比較するアドレス比
較器（１２２）より構成されている。レジスタＲＥＧ２
（１２０）の内容は、入力アドレス（１０５）に対し
て、内蔵メモリがＣＰＵに出力した命令コード量に応じ
て更新されるように制御（１２３）される。

【００４７】次に、内蔵メモリ（４１）の動作について
説明する。ＣＰＵ（９９）から内蔵メモリ（４１）に対
して、命令フェッチであるリクエストとそのアドレスＡ
（１０５）が入力されると、高速アクセス制御部（１０
２）は、まずアドレスＡ（１０５）が連続であるか不連
続であるかを検知し、不連続である場合は命令用メモリ
（１０３）へリクエストとアドレスＡ（１０７）を出力
しアクセスを開始する。このアクセスに対して命令用メ
モリミス（１０８）が発生した場合は、高速アクセス制
御部（１０２）はＳＤＲＡＭ（１０４）に対してもリク
エストとアドレスＡを出力しアクセスを開始する。この
アクセスに対するＳＤＲＡＭからのフェッチ命令コード
はデータバス（１７）に出力されてＣＰＵ（９９）に転
送されると共に、経路（１１０）でこの命令コードの先
頭４ワードが命令用メモリ（１０３）に登録される。こ
の登録のための起動は、高速アクセス制御部（１０２）
が、リクエストアドレスが不連続かどうかをモニタして
管理しており、不連続アドレスによるリクエストの場合
で命令用メモリミスの場合にのみこの登録処理が行われ
る。この不連続アドレスの検出は、プログラムの起動時
も検知することになる。すなわち、リセット信号のＣＰ
Ｕコアへの入力直後も、不連続アドレスの一種と検知
し、高速アクセス制御部（１０２）は命令用メモリ（１
０３）へのアクセスを実行する。また、命令用メモリ
（１０３）へのアクセスに対して命令用メモリヒット
（１０８）が発生した場合には、出力制御部（１０９）
より４ワード分の命令コードがデータバス（１７，１１
２）に一度に出力されてＣＰＵ（９９）に転送される。
そして、このアクセスと同時に、高速アクセス制御部
（１０２）はＳＤＲＡＭ（１０４）に対してリクエスト
と（アドレスＡ＋４）を出力し、ＳＤＲＡＭ（１０４）
に対して命令プリフェッチ処理を行う。このＳＤＲＡＭ
からのプリフェッチ命令コードはデータバス（１７）を
介してＣＰＵ（９９）に転送される。この命令用メモリ
（１０３）とＳＤＲＡＭ（１０４）からの命令コード供
給は、ＣＰＵ（９９）が最速で命令処理を行った場合で
もＣＰＵのウェイトが発生しないように調整されてい
る。また、ＣＰＵ（９９）から内蔵メモリ（４１）に対
して、データアクセスであるリクエストとそのアドレス
Ｂ（１０５）が入力されると、高速アクセス制御部（１
０２）は命令用メモリ（１０３）にアクセスすることな
く、このリクエストとアドレスＢでＳＤＲＡＭ（１０
４）に対してアクセスを行う。そして、このアクセスが
ライトの場合は、データバス（１７）からＳＤＲＡＭ
（１０４）にデータが書き込まれる。またこのアクセス
がリードの場合は、ＳＤＲＡＭ（１０４）からのデータ
はデータバス（１７）に出力されて、ＣＰＵ（９９）に
転送されると共に、経路（１１１）によりデータキャッ
シュメモリへの登録にも使用される。

【００４８】実施の形態３．上記実施の形態２の高速ア
クセス制御部（１０２）を実施の形態１の計算機システ
ムに導入し、アドレス不連続命令の検出を、実行中の命
令が記憶されているアドレスと、次命令が記憶されてい
るアドレスとを入力し、上記二つのアドレス比較するこ
とによって、次命令がアドレス不連続命令であることに
よって検出することも可能である。この場合、高速アク
セス制御部は、不連続信号２１によらないで、アドレス
不連続命令を検出することになる。

【００４９】実施の形態４．上記実施の形態１の高速ア
クセス制御部（２）を実施の形態２のシステムＬＳＩに
導入し、アドレス不連続命令の検出を、分岐命令をはじ
めとする、予め設定した所定の基準によって判断するこ
とも可能である。この場合、高速アクセス制御部は、中
央演算処理装置（９９）に備えられている命令デコード
部（図６には記載していないが、図１と同様に備えられ
ている）から不連続信号を受け取り、命令用メモリへア
クセスすることになる。命令デコード部は、アドレス不
連続命令を検出し、不連続信号２１を生成して高速アク
セス制御部に出力する動作は、実施の形態１と同様であ
る。また、命令デコード部が検出するアドレス不連続命
令は、予め、システム設計者によって定められる。実施
の形態では、分岐命令を一例として取り上げたが、これ
に限られるわけではないことは、実施の形態１で行った
説明と同様である。

【００５０】

【発明の効果】この発明に係るメモリアクセス方式によ
れば、実行する次の命令の命令コードが記憶されている
アドレスが不連続となる場合でも、中央演算処理装置
は、高速に命令を取得し、命令を実行することができ
る。

【００５１】この発明によれば、従来のキャッシュメモ
リを使用した計算機と比べ、命令を実行する速度を低下
させることなく、高価なキャッシュメモリの容量を少な
くするとことができる。

【００５２】また、この発明によれば、分岐命令等のア
ドレスが連続していない命令を高速に実行することがで
きる。

【００５３】この発明によれば、命令コードの記憶され
ているアドレスが連続していない命令を高速に実行する
ことができる。

【００５４】この発明によれば、あらたにアドレス不連
続命令を検出した場合には、命令用メモリに登録するこ
とができる。

【００５５】この発明によれば、命令用メモリに記憶し
ている命令コードを一時的に格納し、順次実行すること
ができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１のシステム構成の一
例を表わした図である。

【図２】 この発明の実施の形態１の命令用メモリの１
エントリの詳細の一例を表わした図である。

【図３】 この発明の実施の形態１の高速アクセス制御
部の命令フェッチ及び命令プリフェッチ処理の動作を表
わした図である。

【図４】 この発明の実施の形態１において、命令用メ
モリヒットした場合の命令フェッチのタイミングチャー
トの一例を示した図である。

【図５】 この発明の実施の形態１において、命令コー
ドが命令用メモリに登録される一例を示した図である。

【図６】 この発明の実施の形態２のシステム構成の一
例を表わした図である。

【図７】 この発明の実施の形態２のシステムＬＳＩに
備えられた内蔵メモリの詳細の一例を表わした図であ
る。

【図８】 従来のキャッシュメモリを用いた計算機シス
テムの一例である。

【図９】 プログラムの一例と、命令コードが記憶装置
に記憶されている状態を表わした図である。

【図１０】 従来のキャッシュメモリを用いた計算機シ
ステムにおいて、命令コードがキャッシュメモリに登録
される一例を表わした図である。

【符号の説明】

１，９９ 中央演算処理装置（ＣＰＵ）、２，１０２
高速アクセス制御部、３，１０１３ セレクタ１、４
命令キュー、５ セレクタ３、６，１３，１７，１９，
１１２，１０１７，１０１９，１０２５，１０２６ デ
ータバス、７，１０１２ バスインターフェイスユニッ
ト（ＢＩＦ）、９，１０１４ セレクタ２、１０，１０
１５ ドライバ、１１ 命令デコード部、１２，１０２
０ 命令フェッチアドレス、１３，１０２１ オペラン
ドデータアドレス、１４ 命令用メモリヒット、１５，
１０２３ データキャッシュヒット、１６ 登録処理制
御信号、１８，１０５，１０１８ アドレスバス、２
０，１０３ 命令用メモリ、２１ 不連続信号、３３，
１２２，１０５５，１０７５ アドレス比較器、３４タ
グアドレス、３５ モード、３６ 分岐ターゲットデー
タ、３９，１０５６，１０７６ 出力制御部、４０ メ
インメモリ（主記憶装置）、４１ 内臓メモリ、１００
システムＬＳＩ、１０１ 命令／データアクセス制御
部、１０４ＳＤＲＡＭ、１２０ レジスタＲＥＧＺ、１
２１ インクリメンタＩＮＣ２、１０００ ＣＰＵ、１
００１ 命令キャッシュメモリ、１００２ データキャ
ッシュメモリ、１００３ メインメモリ（ＤＲＡＭ）、
１０１１ キャッシュ制御部、１０２２ 命令キャッシ
ュヒット、１０２４ キャッシュ登録信号、１０５１，
１０７１ ラインデコード、１０５２，１０７２ タグ
部、１０５３，１０７３ モード部、１０５４，１０７
４ データ部、１０５８，１０７８ タグアドレス、１
０５９，１０７９ キャッシュデータ、１０６０，１０
８０ モードデータ。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数の命令コードにより記述されたプロ
   グラムを記憶する主記憶装置と、 上記主記憶装置に記憶されたプログラムを読み込み、読
   み込んだプログラムに記述された命令コードに従って命
   令を実行する中央演算処理装置と、 上記主記憶装置と比べて高速に読み込み可能であり、上
   記中央演算処理装置が実行中の命令の次に実行する次命
   令の命令コードが記憶されているアドレスが、実行中の
   命令の命令コードが記憶されているアドレスと連続して
   いないアドレス不連続命令について、上記アドレス不連
   続命令の命令コードを記憶する命令用メモリと、 次命令がアドレス不連続命令であることを検出し、アド
   レス不連続命令の場合には、上記命令用メモリに記憶さ
   れた上記アドレス不連続命令の命令コードを検索して命
   令用メモリからアドレス不連続命令の命令コードを取得
   し、取得した命令コードを中央演算処理装置に転送する
   高速アクセス制御部とを備えたことを特徴とするメモリ
   アクセス方式。
2. 【請求項２】 上記高速アクセス制御部は、アドレス不
   連続命令の命令コードが上記命令用メモリに記憶されて
   いなかった場合は、主記憶装置に記憶されたアドレス不
   連続命令の命令コードを一つ以上読み込み、読み込んだ
   一つ以上の命令コードを一組のアドレス不連続命令とし
   て上記命令用メモリへ書き込むことを特徴とする請求項
   １記載のメモリアクセス方式。
3. 【請求項３】 中央演算処理装置は、命令をデコードす
   る命令デコード部を備え、 上記命令デコード部は、次命令がアドレス不連続命令で
   あることを所定の基準に基づいて検出し、次命令がアド
   レス不連続命令であることを検出すると、次命令がアド
   レス不連続命令であることを通知する不連続信号を生成
   し、生成した不連続信号を上記高速アクセス制御部へ出
   力し、 上記高速アクセス制御部は、上記不連続信号を入力し、
   上記不連続信号によって次命令がアドレス不連続命令で
   あることを検出することを特徴とする請求項１または２
   記載のメモリアクセス方式。
4. 【請求項４】 上記高速アクセス制御部は、実行中の命
   令が記憶されているアドレスと、次命令が記憶されてい
   るアドレスとを入力し、上記二つのアドレス比較するこ
   とによって、次命令がアドレス不連続命令であることを
   検出することを特徴とする請求項１または２記載のメモ
   リアクセス方式。
5. 【請求項５】 上記アドレス不連続命令は、分岐命令を
   含むことを特徴とする請求項３記載のメモリアクセス方
   式。
6. 【請求項６】 上記高速アクセス制御部は、上記命令用
   メモリが一組のアドレス不連続命令を記憶するのに要す
   る記憶領域のサイズを、上記アドレス不連続命令のアド
   レスへ加算し、加算したアドレスを中央演算処理装置へ
   出力し、 中央演算処理装置は、上記アドレスを入力し、入力した
   アドレスを用いて主記憶装置へ命令コードの読み込みを
   行うことを特徴とする請求項１から５いずれかに記載の
   メモリアクセス方式。
7. 【請求項７】 上記中央演算処理装置は、上記命令用メ
   モリまたは主記憶装置から読み込んだ命令コードを一時
   的に記憶する命令キューを備えたことを特徴とする請求
   項１から６いずれかに記載のメモリアクセス方式。
8. 【請求項８】 プログラムを記憶できる第一の記憶部
   と、アクセスする速度は第一の記憶部より高速であるが
   第一の記憶部より少量のプログラムを記憶できる第二の
   記憶部とを備えた記憶装置と、 上記記憶装置に記憶されたプログラムを読み込み、読み
   込んだプログラムに記述された命令コードに従って命令
   を実行する中央演算処理装置とを備え、 上記第一の記憶部は、プログラム全体を記憶し、 上記第二の記憶部は、上記中央演算処理装置が実行中の
   命令の次に実行する次命令の命令コードが記憶されてい
   るアドレスが、実行中の命令の命令コードが記憶されて
   いるアドレスと連続していないアドレス不連続命令につ
   いて、上記アドレス不連続命令の命令コードを記憶し、 さらに、上記記憶装置は、次命令がアドレス不連続命令
   であることを検出し、アドレス不連続命令の場合には、
   上記第二の記憶部に記憶された上記アドレス不連続命令
   の命令コードを検索して第二の記憶部からアドレス不連
   続命令の命令コードを取得し、取得した命令コードを中
   央演算処理装置に転送する高速アクセス制御部とを備え
   たことを特徴とするメモリアクセス方式。
9. 【請求項９】 上記高速アクセス制御部は、アドレス不
   連続命令の命令コードが上記第二の記憶部に記憶されて
   いなかった場合は、第一の記憶部に記憶されたアドレス
   不連続命令の命令コードを一つ以上読み込み、読み込ん
   だ一つ以上の命令コードを一組のアドレス不連続命令と
   して上記第二の記憶部へ書き込むことを特徴とする請求
   項８記載のメモリアクセス方式。
10. 【請求項１０】 中央演算処理装置は、命令をデコード
    する命令デコード部を備え、 上記命令デコード部は、次命令がアドレス不連続命令で
    あることを所定の基準に基づいて検出し、次命令がアド
    レス不連続命令であることを検出すると、次命令がアド
    レス不連続命令であることを通知する不連続信号を生成
    し、生成した不連続信号を上記高速アクセス制御部へ出
    力し、 上記高速アクセス制御部は、上記不連続信号を入力し、
    上記不連続信号によって次命令がアドレス不連続命令で
    あることを検出することを特徴とする請求項８または９
    記載のメモリアクセス方式。
11. 【請求項１１】 上記高速アクセス制御部は、実行中の
    命令が記憶されているアドレスと次命令が記憶されてい
    るアドレスとを入力し、上記二つのアドレスを比較する
    ことによって、次命令がアドレス不連続命令であること
    を検出することを特徴とする請求項８または９記載のメ
    モリアクセス方式。
12. 【請求項１２】 上記記憶装置と、中央演算処理装置と
    は、システムＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔ
    ｅｇｒａｔｉｏｎ）に内蔵されていることを特徴とする
    請求項１または８記載のメモリアクセス方式。