JPH0554645A

JPH0554645A - メモリ制御装置およびメモリ制御コード作成装置

Info

Publication number: JPH0554645A
Application number: JP3213649A
Authority: JP
Inventors: Hiroaki Iwayama; 洋明岩山; Minoru Saeki; 稔佐伯
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-08-26
Filing date: 1991-08-26
Publication date: 1993-03-05

Abstract

(57)【要約】【目的】ダイナミックＲＡＭをメモリとして持つ情報
処理装置等で、メモリのリフレッシュのために処理速度
性能が低下しないようなメモリ制御装置を得ることを目
的とする。【構成】第１の発明においては、プロセッサが持つ通
常の命令解読用のデコーダ以外に、別のＤＲＡＭリフレ
ッシュ用デコーダを設け、このデコーダがメモリ・アク
セス以外の命令で処理時間が長い命令であると判断した
ときリフレッシュ要求を出す構成とした。第２の発明に
おいては、機械命令中の特定ビットをリフレッシュ・リ
クエスト信号として使用し、これを検出してリフレッシ
ュ要求を出す構成とした。第３の発明は、この特定ビッ
トをオンにするコンパイラを設け、複数の命令でも１つ
のリフレッシュ・リクエスト信号を出す構成とした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、リフレッシュを必要
とするダイナミックＲＡＭをメモリとして使用する場合
のメモリ制御装置およびメモリ制御コード作成装置に関
するものである。

【０００２】

【従来の技術】図８は、リフレッシュを必要とするダイ
ナミックＲＡＭ（以下ＤＲＡＭと略記する）をメモリと
して持つ情報処理装置の全体的な構成を表した構成図で
ある。図において、１はＣＰＵ、２は主記憶制御用コン
トローラ、３は主記憶装置でＤＲＡＭで構成されてい
る。４はキャッシュ・メモリである。５はその主記憶制
御用コントローラ２が主記憶装置に対して出力するＲＡ
Ｓ信号、ＣＡＳ信号等の主記憶制御信号である。また、
６はＣＰＵ１が主記憶装置３に対してアクセスする際
に、主記憶制御用コントローラ２に主記憶装置制御信号
５の出力を依頼するための主記憶リクエスト信号であ
り、７は主記憶制御用コントローラ２が主記憶装置３に
対してアクセスしているとき出力される主記憶ビジー信
号である。また、８は主記憶制御用コントローラ２がキ
ャッシュ・メモリ４を制御するためのキャッシュ・メモ
リ制御信号である。９、１０はＣＰＵ１、キャッシュ・
メモリ４及び主記憶装置３を接続しているバス信号であ
り、９がアドレス・バス、１０がデータ・バスである。

【０００３】図９は、図８におけるＣＰＵ１の内部を表
したブロック図である。図において、１２は命令のフェ
ッチを行うフェッチ回路、１３はフェッチ回路１２で読
み込まれた命令のデコードを行うデコード回路、１４は
そのデコード回路１３の結果に基づき命令の実行を行う
実行回路である。１５はフェッチ回路１２、デコード回
路１３、実行回路１４の制御をお互いに行うための制御
線である。また１６は、フェッチ回路１２が命令をフェ
ッチする際、命令の読出しを主記憶制御用コントローラ
２に要求するためのフェッチ・リクエスト信号であり、
１７は実行回路１４が命令の実行中に必要なデータを主
記憶制御用コントローラ２に要求するためのデータ・リ
クエスト信号である。フェッチ・リクエスト信号１６と
データ・リクエスト信号１７はＯＲゲート１８でマージ
され、主記憶制御用コントローラ２に出力される。

【０００４】図１０は、図８における主記憶制御用コン
トローラ２の内部を表したブロック図である。図におい
て、２２は通常のアクセスの際にＲＡＳ、ＣＡＳ等の制
御信号を生成する主記憶アクセス制御部で、２３は主記
憶に対してリフレッシュを行う際にＲＡＳ、ＣＡＳ等の
制御信号を生成するリフレッシュ制御部である。２４は
リフレッシュ制御部が主記憶装置に対してアクセスして
いるときにＯＮになるリフレッシュ制御部ビジー信号
で、２５は主記憶アクセス制御部が主記憶装置に対して
アクセスしているときにＯＮになる主記憶アクセス制御
部ビジー信号である。リフレッシュ制御部ビジー信号２
４と主記憶アクセス制御部ビジー信号２５はＯＲゲート
２６でマージされて、主記憶ビジー信号７となってＣＰ
Ｕに伝達される。

【０００５】２７はリフレッシュのタイミングを生成す
るためのタイマで、２８はそのタイマ２７のキャリー出
力である。２９は主記憶アクセス制御部２２が主記憶に
対して出力する主記憶アクセス制御信号であり、３０は
リフレッシュ制御信号２３が主記憶に対して出力するリ
フレッシュ制御信号である。主記憶アクセス制御信号２
９とリフレッシュ制御信号３０はＯＲゲート３１でマー
ジされて主記憶装置３に伝達される。この信号によりＤ
ＲＡＭはリフレッシュされる。

【０００６】図１１は上記Ｈ／Ｗにおけるパイプライン
中の機械命令の流れを示す一例である。パイプラインの
各ステージは上流から、フェッチ、デコード、実行のス
テージとなっており、図では各ステージが横に並んでい
る。また、時間（クロック）は縦にとってある。従っ
て、１つの箱は、ある時間にそのステージに存在してい
る機械命令を表す。なお、同一アルファベットで示され
る機械命令は同一の機械命令である。

【０００７】次に動作について説明する。ＣＰＵ１が主
記憶装置３に対してアクセスする場合、先ず主記憶制御
用コントローラ２から入力されるビジー信号７をチェッ
クする。このビジー信号７がＯＮの時は、主記憶制御用
コントローラ２が主記憶装置３に対してアクセス中であ
るから、ＣＰＵ１は、主記憶装置３に対するアクセスを
Ｗａｉｔする。ビジー信号７がＯＦＦになったら、ＣＰ
Ｕ１は、主記憶制御用コントローラ３に対しリクエスト
信号６を上げると共に、しかるべきアドレス信号をアド
レス・バス９に、またライト時にはデータを同時にデー
タ・バス１０に出力する。主記憶制御用コントローラ２
内部の主記憶アクセス制御部２２では、このリクエスト
信号６を受けてキャッシュのヒット判定を行い、ミスヒ
ットであれば、主記憶アクセスのためのタイミングで主
記憶アクセス制御信号２９（ＲＡＳ、ＣＡＳ信号等）を
生成する。

【０００８】一方、リフレッシュ制御は、主記憶アクセ
スとは全く独立して動作する。タイマ２７は電源投入と
同時にカウントアップを始め、タイマ値が設定値に達し
たら１サイクルだけキャリー出力する。このキャリー出
力２８は、リフレッシュ制御部２３に入力され、この信
号を受けてリフレッシュ制御部２３はリフレッシュ制御
信号３０を生成する。但し、このとき主記憶アクセス制
御部２２から主記憶装置３に対しアクセス中、主記憶ア
クセス制御部ビジー信号２５がＯＮの時は、リフレッシ
ュ制御信号３０の出力はＷａｉｔする。

【０００９】

【発明が解決しようとする課題】従来の方式では、機械
命令の実行が主記憶をアクセスする／しないに係わらず
必ず一定周期でリフレッシュが起動されるため、メモリ
ーアクセスを伴う機械命令の実行がリフレッシュ終了ま
で待たされるということが多発し、速度性能の低下を引
き起こすという問題が有った。本発明は、上記のような
リフレッシュに伴う計算機の速度低下を減少させること
を目的としている。

【００１０】

【課題を解決するための手段】本発明の第１の発明にお
いては、上記の目的のために、プロセッサが持っている
命令解読用のデコーダとは別に、各機械命令ごとにリフ
レッシュの可否を判定するデコーダを設け、そのデコー
ド結果に基づき、メモリアクセス以外でリフレッシュに
十分な時間の機械命令であれば、ぞの実行タイミングで
リフレッシュを要求するような機構を備えた。

【００１１】本発明の第２の発明においては、上記の目
的のために、従来の機械命令で使用しないビットか、ま
たは新たに付加して機械命令にリフレッシュを制御する
ビットを設け、そのビットがオンである機械命令の実行
タイミングでリフレッシュを要求するような機構を備え
た。

【００１２】本発明の第３の発明においては、本発明の
第２の発明の機構を動作させるため、元の機械命令列の
コンパイルコード中の命令列を静的に解析し、非メモリ
アクセス命令で、単独または連続した命令実行時間がリ
フレッシュ時間以上にある時に機械命令列の先頭命令に
リフレッシュ用ビットをオンに書込むコンパイラを設け
た。

【００１３】

【作用】この発明におけるリフレッシュ制御方式では、
機械命令がメモリアクセスを行わない時間を利用して主
記憶装置のリフレッシュが行われる。この間は機械命令
の実行と主記憶のリフレッシュが並行して行われる。

【００１４】

【実施例】

実施例１．以下、本発明における一実施例を図に基づい
て説明する。図１は、図８と同様、本発明を情報処理装
置に適用した際の全体的な構成を示した構成図である。
図において１〜１０は図８と同様である。２０は、リフ
レッシュ・リクエスト信号であり、ＣＰＵから主記憶制
御用コントローラ２に対して出力される。

【００１５】図２は、第１の発明を詳述するために示し
たもので、図１におけるＣＰＵの内部を表したブロック
図である。図において６〜１８は従来例の図９と同様で
ある。新規部分の１９はフェッチされた機械命令の実行
タイミングでリフレッシュを起動して良いかどうかを判
断するための新しく設けられたリフレッシュ・デコード
回路であり、そのデコード結果がリフレッシュ・リクエ
スト信号２０となって、主記憶制御用コントローラ２に
伝達される。

【００１６】図３は、図１０と同様、主記憶制御用コン
トローラの内部を表したブロック図である。図におい
て、３２はＣＰＵ１から伝達されたリフレッシュ・リク
エスト信号２０を受けて、実際にリフレッシュの起動を
するか／否かの判断をする新設のリフレッシュ・リクエ
スト制御部である。３３はそのリフレッシュ・リクエス
ト制御部３２からリフレッシュ制御部２３に伝達される
リフレッシュ起動要求信号である。また、３４は、ＣＰ
Ｕ１が要求した機械命令のフェッチ時にキャッシュがヒ
ットしたかミスヒットしたかを示す、ヒット判断制御線
であり、主記憶アクセス制御部２２から、リフレッシュ
・リクエスト制御部３２に対して伝達される。その他の
部分は従来例と同様である。

【００１７】次にこの動作を説明する。図２に基づいて
ＣＰＵの動作を説明する前に、リフレッシュ動作との関
連を述べる。主記憶装置（ＤＲＡＭで構成）のリフレッ
シュは、実行すべき機械命令をデコードした結果、リフ
レッシュを要求する命令であった場合、又は、一定期間
中リフレッシュを要求する命令が現れなかった場合、す
なわち要求タイマ２７がキャリーを出力した場合はリフ
レッシュを起動する。ただし、デコード結果によりリフ
レッシュが要求されても、次命令フェッチでキャッシュ
がミスヒットし、主記憶アクセスの必要が生じた場合は
リフレッシュは抑制される。これが機械命令とＤＲＡＭ
のリフレッシュとの優先度の説明である。

【００１８】さらに、本発明においては、新設のリフレ
ッシュ・デコード回路１９で検出される命令で、リフレ
ッシュ・リクエスト信号２０を発生する命令は、その実
行時間がＤＲＡＭのリフレッシュ時間以上かかる命令だ
けを検出するよう論理機構を設定している。図２のＣＰ
Ｕでは、まずある命令をフェッチ回路１２にフェッチし
た時、その命令の実行タイミングの頭でリフレッシュを
行っても実行におけるメモリアクセスを妨害しないかど
うかを判断する。つまり、フェッチされた命令は、実行
制御用のデコード回路１３に入力されるとともにリフレ
ッシュ・デコード回路１９にも入力される。このリフレ
ッシュ・デコード回路１９は、命令毎にＤＲＡＭのリフ
レッシュを通常の機械命令の実行と並行して行えるかど
うかという情報をテーブルにもち、命令のオペレーショ
ンコードに従って、そのテーブルを読み出す。そして、
命令がメモリアクセスではなく、しかも実行時間がリフ
レッシュ時間と同じかそれより長いものを選び出す。こ
のような命令をデコードしたときのみ出力がＯＮにな
る。この出力がリフレッシュ・リクエスト信号２０とし
て、主記憶制御用コントローラ２に伝達される。

【００１９】図３の主記憶制御用コントローラ２内部の
リフレッシュ・リクエスト制御部３２では、この信号を
受けて、実際にリフレッシュを実行するか否かを判断
し、実行すべき場合には、リフレッシュ起動要求信号３
３をリフレッシュ制御部２３に対し出力する。また、リ
クエスト信号が一定期間中に必要数こない場合は強制的
にリフレッシュ制御信号３０を生成する。これについて
は他の実施例で説明する。

【００２０】リフレッシュ・リクエスト制御回路３２か
ら出力されたリフレッシュ起動要求信号３３は従来装置
のタイマ２７のキャリー出力２８と同様にリフレッシュ
制御部２３に入力され、それをもとにリフレッシュ制御
部２３では、主記憶装置３にリフレッシュを動作させる
べきタイミングのリフレッシュ制御信号を生成する。リ
フレッシュ制御部２３のその他の動作及び主記憶アクセ
ス制御部の動作については、従来装置と全く同様であ
る。

【００２１】以上述べたように、リフレッシュ・デコー
ダをＣＰＵのデコード回路と並列に設けたので、非常に
早期にメモリアクセス命令を解読が出来、本来の命令実
行が待たされることがほとんどなくなる。

【００２２】実施例２．なお、上記実施例ではＨ／Ｗが
機械命令のデコード結果に基づいてリフレッシュ要求を
出すことにしているが、マイクロプログラム制御の計算
機である場合は、マイクロプログラムのコマンドの一つ
としてリフレッシュの要求を用意して、当該命令の最初
のステップでそのコマンドを実行することによっても上
記実施例と同様の作用効果を奏する。

【００２３】図４は第２の発明を詳述するために示した
もので、ＣＰＵ内部のブロック図である。図において、
６〜１８は従来例の図９と同様である。２１はフェッチ
回路１２でフェッチされた機械命令の１ビット（これを
リフレッシュフラグビットと呼ぶ）であり、この信号が
そのままリフレッシュ・リクエスト信号２０となって主
記憶制御用コントローラに出力される。

【００２４】図５は機械命令列にリフレッシュフラグビ
ットを付加した例を説明する図である。このフラグビッ
トＯＮの方法は後の実施例で述べるとして、フラグビッ
トＯＮをフェッチ回路１２が検出する命令構造となって
いる。図４に示す一実施例については、命令に設けられ
た、リフレッシュを制御する１ビットがそのままリフレ
ッシュ・リクエスト信号２０となる他は、その他のＨ／
Ｗの動作・構成は実施例１と同様である。

【００２５】実施例１．が機械命令単位のリフレッシュ
制御であったのに対し、実施例２．では命令列を対象と
するように拡張されて、複数の命令を併せた時間でリフ
レッシュ相当時間になった場合でもリフレッシュ・リク
エスト信号を出せる。こうすることでより競合の機会が
減る。なお、機械命令の実行をマイクロプログラムで行
うような計算機においては、制御記憶中にリフレッシュ
を制御するフィールドを設けて、命令中のリフレッシュ
を制御するビットが有効となるタイミングを指定できる
ようにすれば、同一命令で処理内容が異なるようなパス
が存在しても柔軟に対処できることになる。

【００２６】実施例３．実施例２．を可能にするための
コンパイラ装置を説明する。図６はこの第３の発明であ
るコンパイラの動作を説明するためのフローチャート図
である。また図５は機械命令列の例を示す図であると同
時に、本発明のコンパイラによって作成された命令列の
例を示す図である。図において、斜線の施した命令はメ
モリアクセスを伴わない命令で、斜線の無い命令はメモ
リアクセスを伴う命令である。簡単のため、分岐命令及
び命令でないワードはメモリアクセスを伴う命令として
扱っているものとする。本発明の第２の発明によるリフ
レッシュ要求ビットは命令の最上位ビットとして設けら
れ、このビットに黒丸を記した命令がリフレッシュ要求
を出す命令である。なお、リフレッシュには５クロック
を要すると仮定している。

【００２７】リフレッシュ要求のフラグＯＮの設定は、
上記例では次の基準による。１）メモリアクセスを伴わない単独の機械命令であっ
て、その平均所用時間がリフレッシュの所用時間と同程
度かそれ以上の場合、その機械命令にリフレッシュ要求
フラグを埋め込む。２）メモリアクセスを伴わない機械命令が連続してい
て、各機械命令の平均所用時間の合計がリフレッシュの
所用時間と同程度かそれ以上の場合、その機械命令列の
先頭の命令にリフレッシュ要求フラグを埋め込む。

【００２８】図６に従って動作を説明する。まず、初期
値として、ａｄｒ：コンパイルコード中のアドレスオフセットｃｏｎｓｔ：リフレッシュ１回に要するクロック数を設定する。次に、コンパイルコードをアドレスの若い
順に検索していき、メモリアクセスを伴う命令であれば
なにもしないで、メモリアクセスを伴わない命令（列）
であれば、その命令（列）の所用時間がリフレッシュの
所用時間以上という条件を満たす時リフレッシュ要求フ
ラグを設定するという処理をコンパイルコードの終わり
まで繰り返す。ａｄｒ＋＋はアドレスのポストインクリ
メント、ｔａｒｇｅｔはメモリアクセスしない命令列の
先頭アドレス、ｍｅｍｏｒｙ＿ａｃｃｅｓｓ（Ｉ）？は
命令Ｉがメモリアクセスを伴うかどうかの条件判断、ｍ
ａｒｋ（ｔａｒｇｅｔ）はｔａｒｇｅｔで示されるアド
レスの命令にリフレッシュ要求フラグを設定する操作、
ｃｌｏｃｋ（Ｉ）は命令Ｉの所用クロック数、ｃｌｏｃ
ｋはメモリアクセスをしないクロック数を示す。なお、
各機械命令ごとのメモリアクセスの有無、平均所用時間
などはコンパイラがテーブルとして持っているものとす
る。

【００２９】上記実施例では最上位ビットを機械命令に
付加した例を示したが、未使用のビットがあればそれを
使用してもよい。また、少ないビット、例えば２ビット
の組合せで利用されていない組合せがあればそれを利用
してもよい。

【００３０】実施例４．実施例１．ではリフレッシュ・
リクエスト信号をなるたけ早期に出す発明について記述
したが、リフレッシュ・リクエスト信号を早く数多く、
しかも無駄にならないように必要数出た以降は止める例
を説明する。図７は、この実施例の動作を説明するため
の構成図で、図３におけるリフレッシュ・リクエスト制
御部の内部を表したブロック図である。図において、３
５は命令フェッチにおいてミスヒットが生じ主記憶アク
セスが必要な場合、リフレッシュの起動を抑止するため
のＡＮＤゲートである。また、３６はＣＰＵ１から伝達
されたリフレッシュ・リクエスト信号の回数をカウント
するためのカウンタであり、３７はそのカウンタ３６の
キャリー出力である。３８は、一定時間内に必要回数以
上のリフレッシュをしないよう監視するための監視タイ
マであり、３９はその監視タイマ３８のキャリー出力で
ある。また２７は、一定時間内にＣＰＵ１からリフレッ
シュの要求がこなかった場合にリフレッシュを起動する
ための要求タイマである。４０は、カウンタ３６が規定
値に達した後のリフレッシュの起動を抑止するためのＡ
ＮＤゲートであり、そのＡＮＤゲート４０の出力がリフ
レッシュ制御部へリフレッシュ起動要求信号３３として
伝達される。

【００３１】ところで、通常のダイナミックメモリの必
要リフレッシュ回数は、一定期間中に何回と規定されて
いる。例えば、１ＭｂｉｔのＤＲＡＭでは、８ｍｓ中に
５１２回と規定されており、８ｍｓの期間内であればど
こで５１２回行っても良い。しかし、従来装置において
は、リフレッシュの起動は、命令の実行と全く非同期に
行われていたので、例えば８ｍｓ／５１２＝１５．６μ
ｓのタイマを設け、その時間毎にキャリー出力を出して
１回ずつ起動している。本発明において、１Ｍｂｉｔの
ＤＲＡＭで主記憶を構成した場合は、監視タイマの初期
値は８ｍｓ要求タイマの初期値は１５．６μｓとなる。
また、カウンタの既定値は、５１２となる。

【００３２】リフレッシュ・リクエスト信号２０、もし
くは要求タイマ２７のキャリー出力によりリフレッシュ
が要求されると、カウンタ３６は１カウントアップす
る。カウント値が５１２に達していない時は、その要求
はそのままリフレッシュ起動要求信号３３となって、リ
フレッシュ制御部２３に伝達されるとともに、要求タイ
マのリセットを行う。カウント値が５１２になった場合
は、８ｍｓタイマである監視タイマ３８のキャリーが出
力されるまでは、これ以上リフレッシュの必要が無いた
め、ＡＮＤゲート４０によりリフレッシュ起動要求信号
をマスクする。また、同時に要求タイマ２７の動作もス
トップさせる。

【００３３】逆にカウンタ値が５１２に達してなく、か
つリフレッシュ・リクエスト信号が１５．６μｓ間こな
い場合は、要求タイマ２７が働いて強制リフレッシュを
起動する。すなわち、リフレッシュ・リクエスト信号が
全くこない場合は、１５．６μｓに１回ずつリフレッシ
ュが起動され、従来装置と同様の動作をする。こうし
て、必要回数以上のリフレッシュ・起動要求は生じな
い。

【００３４】

【発明の効果】以上のようにこの発明によれば、第一の
発明ではプロセッサが持つデコーダ以外にＤＲＡＭリフ
レッシュ用のデコーダを設けたので、機械命令の解読の
初期の段階でＤＲＡＭのリフレッシュ要求が可能で、機
械命令実行速度の低下機会を減少させる効果がある。第
二の発明によれば、ＤＲＡＭのリフレッシュ要求を機械
命令の未使用ビットを使用し、これを検出して実行する
ようにしたので、デコード回路なしでも機械命令実行速
度の低下機会を減少させる効果がある。第三の発明によ
れば、第二の発明と組み合わせ、デコード回路なしでも
機械命令実行速度の低下機会を更に減少させる効果があ
る。

【図面の簡単な説明】

【図１】本発明を適用した情報処理装置の全体の構成図
である。

【図２】本発明の第１の発明を適用した実施例であるＣ
ＰＵ内部のブロック図である。

【図３】本発明の一実施例である主記憶制御用コントロ
ーラ内部のブロック図である。

【図４】本発明の第２の発明を適用した実施例であるＣ
ＰＵ内部のブロック図である。

【図５】本発明の第３の発明に係るコンパイラによって
生成された機械命令列を説明する図である。

【図６】本発明の第３の発明に係るコンパイラのアルゴ
リズムのフローチャート図である。

【図７】本発明を適用した図３の中のリフレッシュ・リ
クエスト制御部のブロック図である。

【図８】従来の情報処理装置の全体の構成図である。

【図９】従来の情報処理装置のＣＰＵ内部のブロック図
である。

【図１０】従来の情報処理装置の主記憶制御用コントロ
ーラ内部のブロック図である。

【図１１】本発明が適用されるパイプライン制御計算機
中の機械命令の流れを示す図である。

【符号の説明】

１ＣＰＵ２主記憶制御用コントローラ３主記憶装置５主記憶制御信号６主記憶リクエスト信号１２フェッチ回路１３デコード回路１４実行回路１９リフレッシュ・デコード回路２０リフレッシュ・リクエスト信号２７リフレッシュ・タイマ２８リフレッシュ・タイマ・キャリー３０リフレッシュ制御信号３１主記憶アクセスのＯＲゲート３２リフレッシュ・リクエスト制御回路３３リフレッシュ起動要求信号３５リフレッシュ・リクエスト制御用ＡＮＤゲート３６カウンタ３７カウンタ・キャリー３８監視タイマ３９監視タイマ・キャリー４０リフレッシュ起動要求マスク用ＡＮＤゲート

Claims

【特許請求の範囲】

【請求項１】情報処理用の機械命令を実行するプロセ
ッサが持つ命令解読用のデコーダ以外にＤＲＡＭ（ダイ
ナミック・ランダム・アクセス・メモリ）用のデコーダ
を別に持ち、上記別のデコーダがメモリ・アクセス以外
の命令を解読した時に上記ＤＲＡＭにリフレッシュ要求
を出し得る手段を備えたメモリ制御装置。
【請求項２】情報処理用の機械命令を実行するプロセ
ッサシステムにおいて、通常の機械命令に使用しないビ
ットまたは新たに設けた専用のビットに、ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）のリフレッ
シュ用の意味を持たせ、上記プロセッサが上記ビットを
解読した時に上記ＤＲＡＭにリフレッシュ要求を出し得
る手段を備えたメモリ制御装置。
【請求項３】情報処理用の機械命令を実行するプロセ
ッサシステムにおいて、通常の機械命令に使用しないビ
ットまたは新たに設けた専用のビットに、ＤＲＡＭ（ダ
イナミック・ランダム・アクセス・メモリ）のリフレッ
シュ要求用の意味を持たせ、上記意味を持たせたビット
を生成するため、元の機械命令の内容を知り、また機械
命令の実行時間を知ってビットを付加するコンパイラを
備えたメモリ制御コード作成装置。