JPH06348581A - メモリアクセス制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵによるメモリアクセス時のウエイト数
の制御を自動的に行えるようにし、最適なメモリアクセ
スのサイクルを簡単に実行できるようにする。 【構成】 ＣＰＵ１およびこのＣＰＵによりアクセスさ
れるメモリ２を具備するメモリアクセス制御装置におい
て、ウエイト数が書き込まれたレジスタ12、レジスタに
書き込まれたウエイト数に対応してタイミング信号を生
成するタイミング生成手段16、メモリのメモリアクセス
時の動作エラーをチェックする手段17、およびチェック
手段のチェック結果によりレジスタに書き込まれたウエ
イト数を変更する手段11を設ける。これにより、メモリ
アクセス時に動作エラーが生じるウエイト数と動作エラ
ーが生じないウエイト数が判別され、動作エラーが生じ
ない範囲で最も早いウエイト数を自動的に設定すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵによるメモリア
クセスの制御を行う装置に関するものであり、特に、メ
モリアクセス時のウエイト数を自動的に最適値に設定す
るメモリアクセス制御装置に関するものである。

【０００２】

【従来の技術】市販のパソコンまたはワープロ等におい
ては、特定メモリアドレス領域にＲＡＭ（ランダムアク
セスメモリ）を増設して使用することがある。この増設
ＲＡＭは、製造会社または型式が変わってデバイスの種
類が変化すると、ＲＡＭ毎にそのアクセススピードが異
なる。

【０００３】これに対して、前記パソコンまたはワープ
ロ等においては、ＣＰＵ（中央処理装置）によるメモリ
アクセス時のタイミングを決めるウエイト数は、メモリ
アクセスを制御する回路により固定されている。このよ
うに、ウエイト数が固定されている装置においては、増
設ＲＡＭのアクセススピードが異なると種々の不都合が
生じる。ＲＡＭのアクセススピードがウエイト数に比較
して遅い場合には、ＲＡＭの読出し、書込みエラー等の
動作エラーが生じる。逆に、ＲＡＭのアクセススピード
がウエイト数に比較して早い場合には、装置がＲＡＭの
アクセススピードを有効に使用していないこととなる。

【０００４】また、以上説明したようなＲＡＭのアクセ
ススピードが変化することは、デバイスの種類の変化以
外の原因によっても発生する。例えば、装置を使用する
場所が変わって温度が変化するというような、装置の動
作環境の変化によってもＲＡＭのアクセススピードが変
化して、ウエイト数とメモリのアクセススピードとが整
合しなくなることがある。

【０００５】従来の装置においては、ＲＡＭのアクセス
スピードがウエイト数と整合しないこととなった場合、
メモリアクセス制御装置のハードウエアもしくはソフト
ウェアを変更して、ウエイト数をメモリのアクセススピ
ードに整合させていた。

【０００６】

【発明が解決しようとする課題】以上説明したような従
来の装置におけるメモリアクセス制御装置のハードウエ
アもしくはソフトウェアの変更によりウエイト数の調整
を行うことは、コスト的にも時間的にも不利なものであ
った。これに対し本発明は、ＣＰＵによるメモリアクセ
ス時のウエイト数の制御を、デバイスの種類の変化、あ
るいは動作環境の変化に自動的に対応できるようにする
ことにより、メモリアクセス制御装置において、最適な
メモリアクセスのサイクルを簡単に実行できるようにす
ることを目的とするものである。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するため、ＣＰＵおよびこのＣＰＵによりアクセスさ
れるメモリを具備するメモリアクセス制御装置におい
て、ウエイト数を保持する保持手段、この保持手段に保
持されているウエイト数に対応してＣＰＵのメモリアク
セスのためのタイミング信号を生成するタイミング生成
回路、前記メモリのメモリアクセス時の動作エラーをチ
ェックする手段、およびこのチェック手段のチェック結
果により前記保持手段に保持されているウエイト数を変
更する手段を設けることによりメモリアクセス制御装置
を構成する。

【０００８】

【作用】以上のように構成したメモリアクセス制御装置
により、ウエイト数を変化させながらＣＰＵにメモリア
クセスを行わせると、メモリアクセス時に動作エラーが
生じるウエイト数と動作エラーが生じないウエイト数が
判別できることとなる。これを利用することにより、メ
モリアクセス時の動作エラーが生じない範囲で最も早い
ウエイト数を、メモリアクセス制御装置に自動的に設定
することができる。このようにしてメモリアクセス制御
装置のウエイト数を設定することにより、デバイスの種
類の変化あるいは動作環境の変化に対応して、最適なメ
モリアクセスのサイクルを実行させることができる。

【０００９】

【実施例】以下、本発明の実施例について説明をする。
各実施例を説明する図面において、同一機能を有するも
のには同一符号を付すことによって、重複する説明は省
略する。

【００１０】〔実施例１〕本発明の実施例１について、
図を用いて説明する。図１にＣＰＵのメモリアクセスを
制御する回路を示す。ＣＰＵ１には、データバス３、ア
ドレスバス４を介して、それぞれメモリアドレス領域が
割り当てられた複数のメモリ２が接続される。図では、
１つのメモリ２のみを示している。図示されたメモリ２
は、装置に組み込まれたＲＡＭあるいは増設ＲＡＭであ
る。

【００１１】ＣＰＵ１からは、メモリアクセスのための
制御信号が制御線５から出される。この制御信号はデコ
ード回路１３により解読され、セレクタ１４、デコード
回路１５を通してタイミング生成回路１６へ導入され
る。タイミング生成回路１６には、さらに、レジスタ１
２に書込まれたウエイト数が導入される。このレジスタ
１２には、各メモリのメモリアドレス領域に対応してウ
エイト数が書込まれている。このレジスタ１２はリード
／ライト可能なレジスタであり、書込み回路１１により
ウエイト数が書込まれる。このウエイト数の決定方法に
ついては後で説明する。

【００１２】セレクタ１４はデコード回路１３を通した
制御信号からアクセスのターゲットとなるメモリ２のメ
モリアドレス領域に対応するウエイト数を読出す。タイ
ミング生成回路１６は、ＣＰＵ１からの制御信号とター
ゲットのメモリ２に対応したウエイト数とから、メモリ
２をアクセスするために必要な各種のタイミング信号を
生成する。例えば、メモリ２に対してＲＡＳ信号，ＣＡ
Ｓ信号，ＷＥ信号を出力し、ＣＰＵ１に対してアクセス
動作が終了したことを示すＲＥＡＤＹ信号を返す。

【００１３】このように、タイミング生成回路１６がメ
モリ２に対して、レジスタ１２に書込まれたウエイト数
に基づいて各種タイミング信号を生成するから、このウ
エイト数をメモリ２のアクセススピードに対応した最適
な値とすれば、最適なメモリアクセスのサイクルを得る
ことができる。この、ウエイト数を最適値にするため
に、チェック手段１７が設けられる。このチェック手段
１７は、リード／ライト／コンペアを行うことができる
回路として図示しているが、このチェック手段１７は、
ＣＰＵ１内に組み込んだプログラムにより実現すること
もできる。このチェック手段１７は、メモリ２のメモリ
アクセス時の動作エラーをチェックし、ＣＰＵ１は、チ
ェックの結果により、書込み回路１１を通してレジスタ
１２に書込まれたウエイト数を書換える。

【００１４】次に、レジスタ１２におけるウエイト数を
最適値にする手順について、図２のフローチャートを用
いて説明する。以下に説明するウエイト数を決定する動
作は、例えば、増設ＲＡＭが新たに増設されたとき、そ
の増設ＲＡＭをターゲットとして行われる。その他の例
としては、動作環境が異なる場所に装置を移動したと
き、あるいは、装置の電源を投入する時に、全メモリを
ターゲットとして、順次ウエイト数の決定を行うように
することもできる。

【００１５】レジスタ１２には、あらかじめＣＰＵ１か
ら書込み回路１１を通して、初期値として適当なウエイ
ト数が書込まれている。このレジスタ１２には、各メモ
リのメモリアドレス領域に対応した形でウエイト数が書
込まれる。ステップＳ２１では、ＣＰＵ１によりターゲ
ットとするメモリ２にある特定のデータの書込みを行
う。この書込み動作は、レジスタ１２にあらかじめ書込
まれた、ターゲットのメモリ２に対するウエイト数を用
いて、タイミング生成回路１６が生成したタイミング信
号により行われる。この際、チェック手段１７に対して
もデータの書込みが行われる。

【００１６】ステップＳ２２では、チェック手段１７に
より、ＣＰＵ１から出力されたデータと、メモリ２に書
込まれたデータとの比較が行われる。この結果、両デー
タが一致していればメモリ２の動作にエラーは無いと判
定され、ステップＳ２３へ進む。不一致であればメモリ
２の動作にエラーがあったと判定され、ステップＳ２７
へ進む。

【００１７】メモリ２の動作にエラーが無い場合、ステ
ップＳ２３で、レジスタ１２のウエイト数の値から１を
引く。続いてステップＳ２４で、前記ステップＳ２１と
同様にターゲットとするメモリ２に特定のデータを書込
む。この書込み動作は、ステップＳ２３で設定されたウ
エイト数に基づいたタイミングで行われるので、前にス
テップＳ２１行われた書込み動作より早いタイミングで
書込み動作が行われる。

【００１８】続くステップＳ２５で前のステップＳ２２
と同様に動作エラーがチェックされる。ここでエラーが
無ければステップＳ２３へ戻り、レジスタ１２のウエイ
ト数からさらに１を引く。以下、同様に動作を進め、メ
モリ２に書込み動作エラーが生じない限り、ウエイト数
を徐々に減少していく。これにより、メモリアクセスの
タイミングが徐々に早められていく。そして、メモリ２
のアクセススピードに対してウエイト数が小さくなりす
ぎた時に動作エラーが発生し、ステップＳ２５でエラー
が検出され、ステップＳ２６へ進む。

【００１９】ステップＳ２６では、ウエイト数に１を加
えて動作を終了する。この結果、レジスタ１２には、ウ
エイト数を徐々に減らして行って動作エラーが発生した
直前のウエイト数の値、すなわち動作エラーが発生しな
いタイミングで一番早いタイミングでメモリアクセスを
行えるウエイト数が書込まれたこととなる。したがっ
て、最適なメモリアクセスのサイクルを実行するための
ウエイト数が得られたこととなる。

【００２０】次に、前記ステップＳ２２で、エラー有り
と判定されたときは、ステップＳ２７へ進み、レジスタ
の値に１が加えられる。続くステップＳ２８で、前記ス
テップＳ２１と同様にターゲットとするメモリ２に特定
のデータを書込む。この書込み動作は、ステップＳ２７
で設定されたウエイト数に基づいたタイミングで行われ
るので、前にステップＳ２１で行われた書込み動作より
タイミングで書込み動作が行われることとなる。

【００２１】続くステップＳ２９で前のステップＳ２２
と同様に動作エラーがチェックされる。ここでまだエラ
ーが有ればステップＳ２３へ戻り、レジスタ１２のウエ
イト数にさらに１を加える。以下、同様に動作を進め、
メモリ２の書込み動作エラーが正常に行われるまで、ウ
エイト数を徐々に大きくしていく。これにより、メモリ
アクセスのタイミングが徐々に遅くされていく。

【００２２】そして、メモリ２のアクセススピードに対
してウエイト数が適正な値となることにより、ステップ
Ｓ２８でエラーが検出されなくなると動作を終了する。
この時、レジスタ１２に書込まれたウエイト数の値は、
動作エラーが発生しないタイミングで一番早いタイミン
グでメモリアクセスを行えるウエイト数である。したが
って、レジスタ１２に、メモリ２のアクセススピードに
対して最適なウエイト数の値が書込まれたこととなる。

【００２３】以上説明したウエイト数を決定する動作
は、ターゲットとするメモリが複数ある場合には、各メ
モリに対して順次行われる。そして、以上説明した動作
の終了後は、通常のシステム動作に戻る。この通常の動
作におけるメモリアクセス時には、以上説明した手順で
決定したウエイト数によりアクセスのタイミングが決定
されることとなるから、最適なメモリアクセスのサイク
ルが実行される。

【００２４】なお、以上の説明において、あらかじめレ
ジスタ１２には適当な値のウエイト数が書込まれている
ものとしているが、この値としては、最も早い値から最
も遅い値までの任意の値を書込むことができる。以上の
説明から明らかなように、本実施例によれば、アクセス
スピードの異なったメモリを動作させようとした場合で
も、メモリアクセス制御回路のハードウエアの変更ある
いはソフトウェアの変更を必要とせず、自動的にレジス
タのウエイト数が変更され、そのメモリのアクセススピ
ードに適応したタイミングでアクセスが実行される。

【００２５】〔実施例２〕上記実施例１においては、メ
モリ２のメモリアクセス時の動作エラーをチェックする
手段として、ライト／リード／コンペアを行うチェック
手段１７を使用しているが、これに代えてメモリデータ
のパリティチェック回路を利用することもできる。

【００２６】この例を実施例２として図を用いて説明す
る。図３に、本実施例のＣＰＵのメモリアクセスを制御
する回路を示す。本図において、実施例１の図１と異な
る点は、メモリ２の動作エラーのチェックを、メモリ２
のパリティチェック回路１８により行う点である。パリ
ティエラーは、ＣＰＵ１によるメモリ２のアクセスのタ
イミングが、メモリ２のアクセススピードより早くなっ
て、メモリアクセスが正常に行われなくなった時にも生
じる。本実施例では、このパリティエラーをパリティチ
ェック回路１８で検出して、書込み回路１１によりレジ
スタ１２のウエイト数を書換える。図３のその他の点は
図１と同様である。

【００２７】本実施例２の動作は、図４のフローチャー
トに示す順序で行われる。図４が実施例１の図２と相違
する点は、図２では２０番台のステップ番号が使用され
ているのに対し、図４では４０番台のステップ番号が使
用されている点である。また、図２では、ステップＳ２
２、２５、２９において、データのコンペアが行われる
のに対し、図４では、ステップＳ４２，４５，４９にお
いてパリティチェック回路１８によるパリティチェック
が行われる点が相違している。

【００２８】図４の動作は図２とほぼ同様であるが、ス
テップＳ４１，４４，４８でターゲットのメモリ２に特
定データが書込こまれた時、メモリアクセスのタイミン
グがターゲットのメモリ２のアクセススピードに比べて
早すぎると、動作エラーが発生しパリティエラーが生じ
る。ステップＳ４２，４５，４９ではこのパリティエラ
ーをチェックすることにより、メモリアクセス時の動作
エラーの有無を判定する。ステップＳ４２，４５，４９
以下のステップは実施例１の図２と同様であり、本実施
例においても、実施例１と同様の動作を行い、同様の効
果を奏する。

【００２９】なお、パリティチェックにＮＭＩ（ナンマ
スカブルインタラプト）ルーチンを利用する場合は、図
４のステップＳ４７〜４９の部分は、ＮＭＩのサービス
ルーチンのプログラムに入るようにしても良い。

【００３０】

【発明の効果】本発明によれば、ＣＰＵによるメモリア
クセス時のウエイト数の制御を、デバイスの種類の変
化、あるいは動作環境の変化に自動的に対応できるよう
にすることにより、最適なメモリアクセスのサイクルを
簡単に実行できるようにすることができる。

【図面の簡単な説明】

【図１】本発明の実施例１の回路図。

【図２】図１の回路の動作を示すフローチャート。

【図３】本発明の実施例２の回路図。

【図４】図３の回路の動作を示すフローチャート。

【符号の説明】

１…ＣＰＵ ２…メモリ ３…データバス ４…アドレスバス ５…制御線 １１…書込み回路 １２…レジスタ １３，１５…デコード回路 １４…セレクタ １６…タイミング生成回路 １７…チェック手段 １８…パリティチェック回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ（１）およびこのＣＰＵ（１）に
   よりアクセスされるメモリ（２）を具備するメモリアク
   セス制御装置において、ウエイト数を保持する保持手段
   （１２）、この保持手段（１２）に保持されているウエ
   イト数に対応してＣＰＵ（１）のメモリアクセスのため
   のタイミング信号を生成するタイミング生成手段（１
   ６）、前記メモリ（２）のメモリアクセス時の動作エラ
   ーをチェックする手段（１７，１８）、およびこのチェ
   ック手段（１７，１８）のチェック結果により前記保持
   手段（１２）に保持されているウエイト数を変更する手
   段（１１）を具備したことを特徴とするメモリアクセス
   制御装置。