JPH11184751A - メモリ制御回路及びメモリ装置 - Google Patents
メモリ制御回路及びメモリ装置Info
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- JPH11184751A JPH11184751A JP9353141A JP35314197A JPH11184751A JP H11184751 A JPH11184751 A JP H11184751A JP 9353141 A JP9353141 A JP 9353141A JP 35314197 A JP35314197 A JP 35314197A JP H11184751 A JPH11184751 A JP H11184751A
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- Japan
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- bank
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Abstract
(57)【要約】
【課題】同一アドレスに対するメモリ読み出しアクセス
が連続した時のメモリスループットを向上させる。 【解決手段】Ｎ個のメモリバンクを有するコンピュータ
の記憶装置において、比較回路３は、メモリリクエスト
のコマンド／アドレス情報と、メモリリクエストのアク
セス先バンクに既にアクセスしている最新のコマンド／
アドレス情報を比較する。この比較の結果、不一致の時
はバンクビジー信号が論理０（ビジーでない）のときメ
モリアクセスを行う。一致したときは、既に読み出しデ
ータレジスタ７にメモリから読み出してある読み出しデ
ータ、もしくは現在メモリから読みだそうとしているデ
ータを使用することとし、バンク起動信号は出力せず、
実際のメモリアクセスはキャンセルさせる。
が連続した時のメモリスループットを向上させる。 【解決手段】Ｎ個のメモリバンクを有するコンピュータ
の記憶装置において、比較回路３は、メモリリクエスト
のコマンド／アドレス情報と、メモリリクエストのアク
セス先バンクに既にアクセスしている最新のコマンド／
アドレス情報を比較する。この比較の結果、不一致の時
はバンクビジー信号が論理０（ビジーでない）のときメ
モリアクセスを行う。一致したときは、既に読み出しデ
ータレジスタ７にメモリから読み出してある読み出しデ
ータ、もしくは現在メモリから読みだそうとしているデ
ータを使用することとし、バンク起動信号は出力せず、
実際のメモリアクセスはキャンセルさせる。
Description
【０００１】
【発明の属する技術分野】本発明は、同一アドレスに対
するメモリ読み出しアクセスが連続したときに有効なメ
モリ制御回路及びメモリ装置に関する。
するメモリ読み出しアクセスが連続したときに有効なメ
モリ制御回路及びメモリ装置に関する。
【０００２】
【従来の技術】従来のこの種のメモリ制御装置は、例え
ば特開平７−２１０４５６公報に記載され、そして図３
に示すように、現在及び前回メモリアクセス時の行アド
レスをそれぞれ第１レジスタ３１及び第２レジスタ３２
に保持し、比較器３３により、これらの行アドレスを比
較することにより行アドレスの変化を検出する。そして
制御回路３４は、行アドレスに変化がないのに高速アク
セスモードとなっていない場合には、制御回路３４はＤ
ＲＡＭ制御部３５に行アドレスストローブ信号のオン時
間を増加させることにより、高速アクセスモードでのア
クセスを行うことを可能とし、メモリアクセス速度の向
上を図っている。逆に、行アドレスが変化したのに高速
アクセスモードとなっている場合には制御回路３４は、
ＤＲＡＭ制御部３５に行アドレス信号のオン時間を減少
させる。
ば特開平７−２１０４５６公報に記載され、そして図３
に示すように、現在及び前回メモリアクセス時の行アド
レスをそれぞれ第１レジスタ３１及び第２レジスタ３２
に保持し、比較器３３により、これらの行アドレスを比
較することにより行アドレスの変化を検出する。そして
制御回路３４は、行アドレスに変化がないのに高速アク
セスモードとなっていない場合には、制御回路３４はＤ
ＲＡＭ制御部３５に行アドレスストローブ信号のオン時
間を増加させることにより、高速アクセスモードでのア
クセスを行うことを可能とし、メモリアクセス速度の向
上を図っている。逆に、行アドレスが変化したのに高速
アクセスモードとなっている場合には制御回路３４は、
ＤＲＡＭ制御部３５に行アドレス信号のオン時間を減少
させる。
【０００３】この結果、メモリアクセスが同じ行アドレ
スについて繰り返し行われる場合は長時間にわたって高
速アクセスモードとなり、行アドレスが頻繁に変化する
場合には高速アクセスモードが短時間で終わるようにさ
れる。
スについて繰り返し行われる場合は長時間にわたって高
速アクセスモードとなり、行アドレスが頻繁に変化する
場合には高速アクセスモードが短時間で終わるようにさ
れる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
従来技術では、同一アドレスのメモリ読み出しアクセス
が頻発するようなプログラムではメモリスループットが
低下するという問題がある。その理由は、同一アドレス
のメモリ読み出しリクエストが連続した時、後続のメモ
リ読み出しリクエストは先行リクエストと同一アドレ
ス、すなわち同一行アドレスにアクセスするため、高速
アクセスモードでアクセスするが、必要なメモリ読み出
しデータがデータレジスタに既に読み出されているにも
拘わらず、後続リクエストもメモリアクセスを行わなけ
ればならず、メモリ論理回路からアドレスレジスタへの
アドレスの設定、アドレスレジスタによるＤＲＡＭへの
アクセス及びＤＲＡＭからデータレジスタへのメモリの
読み出しの各時間を要するからである。
従来技術では、同一アドレスのメモリ読み出しアクセス
が頻発するようなプログラムではメモリスループットが
低下するという問題がある。その理由は、同一アドレス
のメモリ読み出しリクエストが連続した時、後続のメモ
リ読み出しリクエストは先行リクエストと同一アドレ
ス、すなわち同一行アドレスにアクセスするため、高速
アクセスモードでアクセスするが、必要なメモリ読み出
しデータがデータレジスタに既に読み出されているにも
拘わらず、後続リクエストもメモリアクセスを行わなけ
ればならず、メモリ論理回路からアドレスレジスタへの
アドレスの設定、アドレスレジスタによるＤＲＡＭへの
アクセス及びＤＲＡＭからデータレジスタへのメモリの
読み出しの各時間を要するからである。
【０００５】本発明の目的は、同一アドレスに対するメ
モリ読み出しアクセスが連続した時のメモリスループッ
トを向上させることにある。
モリ読み出しアクセスが連続した時のメモリスループッ
トを向上させることにある。
【０００６】
【課題を解決するための手段】本発明の目的は、同一ア
ドレスにメモリ読み出しリクエスト連続した時に、先行
の読み出しリクエストにより読み出されたデータを保持
しておき、後続の同一アドレスの読み出しリクエストに
対してメモリアクセスを行わず、前記保持データを読み
出すことを特徴とする。
ドレスにメモリ読み出しリクエスト連続した時に、先行
の読み出しリクエストにより読み出されたデータを保持
しておき、後続の同一アドレスの読み出しリクエストに
対してメモリアクセスを行わず、前記保持データを読み
出すことを特徴とする。
【０００７】より具体的には、本発明のメモリ制御回路
は、Ｎ個のメモリバンクを有するメモリ装置のメモリ制
御回路において、各メモリバンクの最新コマンド／アド
レス情報を入力としメモリリクエストのアクセス先バン
クアドレスをセレクト信号とするセレクタ（図１の２）
と、セレクタの出力とメモリリクエストの読み出しコマ
ンド／アドレス情報とを比較してコマンド／アドレス一
致信号を検出する比較回路（図１の３）と、メモリアク
セス開始時に所定のバンクビジー時間をセットしてクロ
ックサイクル毎にカウントダウンするにより、カウンタ
値が”０”の時にバンクビジー解除となるバンクビジー
カウンタ（図１の６）と、バンクビジーカウンタを入力
としメモリリクエスト要求のアクセス先バンクアドレス
をセレクト信号とするビジーセレクタ（図１の８）と、
ビジーセレクタ出力が”０”でない時、つまりメモリリ
クエスト要求のアクセス先バンクがビジーである時バン
クビジーを検出するバンクビジー回路（図１の９）と、
バンクビジーとコマンド・アドレス一致信号のＮＯＲ論
理を取るＮＯＲゲートと、ＮＯＲゲート（図１の１１）
の出力とメモリリクエスト要求の論理積をとるＡＮＤゲ
ート（図１の４）と、ＡＮＤゲートの出力信号をイネー
ブルとしてメモリリクエストのバンクアドレスをデコー
ドし、メモリリクエスト要求のアクセス先バンクの起動
信号を生成するバンクデコーダ（図１の１）と、バンク
起動信号をセット信号としてメモリバンクに対してコマ
ンド／アドレス情報を出力するコマンド／アドレスレジ
スタ（図１の５）と、メモリバンクからの読み出しデー
タを取り込む読み出しデータレジスタ（図１の７）と、
各メモリバンクに対応して有している読み出しデータレ
ジスタからの読み出しデータを選択するデータセレクタ
（図１の１２）とを有することを特徴とし、これにより
同一アドレスに対する読み出しアクセスが連続した時の
メモリスループットを向上させることを特徴とする。
は、Ｎ個のメモリバンクを有するメモリ装置のメモリ制
御回路において、各メモリバンクの最新コマンド／アド
レス情報を入力としメモリリクエストのアクセス先バン
クアドレスをセレクト信号とするセレクタ（図１の２）
と、セレクタの出力とメモリリクエストの読み出しコマ
ンド／アドレス情報とを比較してコマンド／アドレス一
致信号を検出する比較回路（図１の３）と、メモリアク
セス開始時に所定のバンクビジー時間をセットしてクロ
ックサイクル毎にカウントダウンするにより、カウンタ
値が”０”の時にバンクビジー解除となるバンクビジー
カウンタ（図１の６）と、バンクビジーカウンタを入力
としメモリリクエスト要求のアクセス先バンクアドレス
をセレクト信号とするビジーセレクタ（図１の８）と、
ビジーセレクタ出力が”０”でない時、つまりメモリリ
クエスト要求のアクセス先バンクがビジーである時バン
クビジーを検出するバンクビジー回路（図１の９）と、
バンクビジーとコマンド・アドレス一致信号のＮＯＲ論
理を取るＮＯＲゲートと、ＮＯＲゲート（図１の１１）
の出力とメモリリクエスト要求の論理積をとるＡＮＤゲ
ート（図１の４）と、ＡＮＤゲートの出力信号をイネー
ブルとしてメモリリクエストのバンクアドレスをデコー
ドし、メモリリクエスト要求のアクセス先バンクの起動
信号を生成するバンクデコーダ（図１の１）と、バンク
起動信号をセット信号としてメモリバンクに対してコマ
ンド／アドレス情報を出力するコマンド／アドレスレジ
スタ（図１の５）と、メモリバンクからの読み出しデー
タを取り込む読み出しデータレジスタ（図１の７）と、
各メモリバンクに対応して有している読み出しデータレ
ジスタからの読み出しデータを選択するデータセレクタ
（図１の１２）とを有することを特徴とし、これにより
同一アドレスに対する読み出しアクセスが連続した時の
メモリスループットを向上させることを特徴とする。
【０００８】〔作用〕本発明では、Ｎ個のメモリバンク
を有するコンピュータの記憶装置において、本発明はメ
モリリクエストのコマンド／アドレス情報とメモリリク
エストのアクセス先バンクに既にアクセスしている最新
のコマンド／アドレス情報を比較し、不一致の時はバン
クビジー解除後にメモリアクセスを行い、一致した時は
既にメモりから読み出してある読み出しデータもしくは
現在メモリから読み出そうとしているデータを使用し
て、実際のメモリアクセスはキャンセルさせる。このた
め、同一メモリアドレスに対する読み出しアクセスが連
続した時のメモリスループットを向上させることが可能
となる。
を有するコンピュータの記憶装置において、本発明はメ
モリリクエストのコマンド／アドレス情報とメモリリク
エストのアクセス先バンクに既にアクセスしている最新
のコマンド／アドレス情報を比較し、不一致の時はバン
クビジー解除後にメモリアクセスを行い、一致した時は
既にメモりから読み出してある読み出しデータもしくは
現在メモリから読み出そうとしているデータを使用し
て、実際のメモリアクセスはキャンセルさせる。このた
め、同一メモリアドレスに対する読み出しアクセスが連
続した時のメモリスループットを向上させることが可能
となる。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の第１の実
施例である、ｎ個のバンクに対するメモリ制御回路を示
す。本メモリ制御回路は、バンクアドレスを解読するバ
ンクデコーダ１、セレクタ２、比較回路３、ＡＮＤゲー
ト４、ビジーセレクタ８、バンクビジー回路９、ＮＯＲ
ゲート１１及びデータセレクタ１２の外、各バンクに、
コマンド／アドレスレジスタ５、バンクビジーカウンタ
６及び読み出しレジスタ７を有する。
て図面を参照して説明する。図１は、本発明の第１の実
施例である、ｎ個のバンクに対するメモリ制御回路を示
す。本メモリ制御回路は、バンクアドレスを解読するバ
ンクデコーダ１、セレクタ２、比較回路３、ＡＮＤゲー
ト４、ビジーセレクタ８、バンクビジー回路９、ＮＯＲ
ゲート１１及びデータセレクタ１２の外、各バンクに、
コマンド／アドレスレジスタ５、バンクビジーカウンタ
６及び読み出しレジスタ７を有する。
【００１０】セレクタ２は、各バンクにアクセス中また
はアクセスした最新のコマンド／アドレス情報をコマン
ド／アドレスレジスタ５から入力し、メモリリクエスト
のアクセス先バンクアドレスをセレクト信号とし、受信
したリクエストのアクセス先バンクのコマンド／アドレ
ス情報をセレクトする。比較回路３は、セレクタ２の出
力と受信したリクエストのバンク内のアドレス／コマン
ドを比較し、アドレスが一致しているか、読み出し命令
かをチェックして条件を満足している時、コマンド／ア
ドレス一致信号を論理”１”として出力する。
はアクセスした最新のコマンド／アドレス情報をコマン
ド／アドレスレジスタ５から入力し、メモリリクエスト
のアクセス先バンクアドレスをセレクト信号とし、受信
したリクエストのアクセス先バンクのコマンド／アドレ
ス情報をセレクトする。比較回路３は、セレクタ２の出
力と受信したリクエストのバンク内のアドレス／コマン
ドを比較し、アドレスが一致しているか、読み出し命令
かをチェックして条件を満足している時、コマンド／ア
ドレス一致信号を論理”１”として出力する。
【００１１】一方、各バンク内のバンクビジーカウンタ
６には、メモリアクセス開始時に所定のバンクビジー時
間がセットされ、クロックサイクル毎にカウントダウン
することにより、カウンタ値が”０”の時にバンクビジ
ー解除となる。ビジーセレクタ８は、各バンクビジーカ
ウンタ６の出力を入力とし、メモリリクエストのアクセ
ス先のバンクアドレスをセレクト信号とする。このビジ
ーセレクタ８の出力が”１”、すなわちメモリリクエス
トのアクセス先のバンクがビジーの時、バンクビジー回
路９はバンクビジー信号を論理”１”として出力する。
６には、メモリアクセス開始時に所定のバンクビジー時
間がセットされ、クロックサイクル毎にカウントダウン
することにより、カウンタ値が”０”の時にバンクビジ
ー解除となる。ビジーセレクタ８は、各バンクビジーカ
ウンタ６の出力を入力とし、メモリリクエストのアクセ
ス先のバンクアドレスをセレクト信号とする。このビジ
ーセレクタ８の出力が”１”、すなわちメモリリクエス
トのアクセス先のバンクがビジーの時、バンクビジー回
路９はバンクビジー信号を論理”１”として出力する。
【００１２】ＮＯＲゲート１１は、上述のコマンド／ア
ドレス一致信号とバンクビジー信号とのＮＯＲ論理をと
り、ＡＮＤゲート４は、ＮＯＲゲート出力とメモリリク
エストの論理積をとる。バンクデコーダ１は、アンドゲ
ート出力をイネーブルとしてメモリリクエストのバンク
アドレスをデコードし、メモリリクエストのアクセス先
のバンク起動信号を生成する。
ドレス一致信号とバンクビジー信号とのＮＯＲ論理をと
り、ＡＮＤゲート４は、ＮＯＲゲート出力とメモリリク
エストの論理積をとる。バンクデコーダ１は、アンドゲ
ート出力をイネーブルとしてメモリリクエストのバンク
アドレスをデコードし、メモリリクエストのアクセス先
のバンク起動信号を生成する。
【００１３】従って、バンク起動信号はコマンド／アド
レス一致信号が論理”１”、つまり受信リクエストのコ
マンド／アドレス情報と、アクセス先のバンクに先行し
てアクセスしたコマンド／アドレス情報とが一致、また
はバンクビジー信号が論理”１”つまり先行リクエスト
がメモリバンクをアクセス中の時は出力されないことに
なる。
レス一致信号が論理”１”、つまり受信リクエストのコ
マンド／アドレス情報と、アクセス先のバンクに先行し
てアクセスしたコマンド／アドレス情報とが一致、また
はバンクビジー信号が論理”１”つまり先行リクエスト
がメモリバンクをアクセス中の時は出力されないことに
なる。
【００１４】また、各バンク内のコマンド／アドレスレ
ジスタ５は、バンク起動信号をセット信号として、メモ
リバンク１０に対してコマンド／アドレス情報を出力
し、メモリアクセスを実行する。読み出しデータレジス
タ７は、メモリアクセス実行によるメモリバンク１０か
らの読み出しデータを取り込む。
ジスタ５は、バンク起動信号をセット信号として、メモ
リバンク１０に対してコマンド／アドレス情報を出力
し、メモリアクセスを実行する。読み出しデータレジス
タ７は、メモリアクセス実行によるメモリバンク１０か
らの読み出しデータを取り込む。
【００１５】このため、先行リクエストと後続リクエス
トが同一アドレス／読み出し命令時には後続リクエスト
のバンク起動信号は出力されず、バンクビジーカウンタ
６とコマンド／アドレスレジスタ５は動作しないため、
メモリバンクのアクセスは行われないが、既に読み出し
データレジスタ７に、先行して読み出してある読み出し
データをデータセレクタ１２を経由して外部に読み出す
ことができる。
トが同一アドレス／読み出し命令時には後続リクエスト
のバンク起動信号は出力されず、バンクビジーカウンタ
６とコマンド／アドレスレジスタ５は動作しないため、
メモリバンクのアクセスは行われないが、既に読み出し
データレジスタ７に、先行して読み出してある読み出し
データをデータセレクタ１２を経由して外部に読み出す
ことができる。
【００１６】以上のような動作により、読み出しアクセ
スが連続したときのメモリスループットを向上させるこ
とが可能となる。
スが連続したときのメモリスループットを向上させるこ
とが可能となる。
【００１７】なお、コマンド／アドレス一致信号が論
理”０”のケースであっても、受信リクエストがバンク
ビジー（論理”１”）の時はメモリアクセスは行われ
ず、またバンクビジーでない（論理”０”）の時は該当
バンクのバンク起動信号が出力されてバンクビジーカウ
ンタ６及びコマンド／アドレスレジスタ５がセットさ
れ、メモリアクセスが実行される。
理”０”のケースであっても、受信リクエストがバンク
ビジー（論理”１”）の時はメモリアクセスは行われ
ず、またバンクビジーでない（論理”０”）の時は該当
バンクのバンク起動信号が出力されてバンクビジーカウ
ンタ６及びコマンド／アドレスレジスタ５がセットさ
れ、メモリアクセスが実行される。
【００１８】次に、本発明の第２の実施例を図２に示
す。本実施例は、メモリリクエストがある度に、そのと
きのコマンド／アドレスが先行命令コマンド／アドレス
レジスタ２２にセットされる。このコマンド／アドレス
の内のアドレスはバンクアドレスを含む。
す。本実施例は、メモリリクエストがある度に、そのと
きのコマンド／アドレスが先行命令コマンド／アドレス
レジスタ２２にセットされる。このコマンド／アドレス
の内のアドレスはバンクアドレスを含む。
【００１９】リードアドレス一致検出回路２３は、先行
命令コマンド／アドレスレジスタ２２の出力、即ち、現
時点から１クロック前の先行命令のコマンド／アドレス
と、現時点のコマンド／アドレスとを比較する。この比
較の結果により、一致の場合にはインバータ２４によ
り、バンキデコーダ２１からのバンク起動信号の出力を
抑止し、不一致の場合にはバンク起動信号の出力を許
す。
命令コマンド／アドレスレジスタ２２の出力、即ち、現
時点から１クロック前の先行命令のコマンド／アドレス
と、現時点のコマンド／アドレスとを比較する。この比
較の結果により、一致の場合にはインバータ２４によ
り、バンキデコーダ２１からのバンク起動信号の出力を
抑止し、不一致の場合にはバンク起動信号の出力を許
す。
【００２０】バンク起動信号は、第１の実施例における
のと同様に、該当するバンクのコマンド／アドレスレジ
スタ２５に供給され、メモリバンク２６から読み出しデ
ータレジスタ２７にデータが読み出され、データセレク
タ２８を介して外部に送出される。
のと同様に、該当するバンクのコマンド／アドレスレジ
スタ２５に供給され、メモリバンク２６から読み出しデ
ータレジスタ２７にデータが読み出され、データセレク
タ２８を介して外部に送出される。
【００２１】本実施例では、先行命令コマンド／アドレ
スレジスタ２２及びリードアドレス一致検出回路２３
は、バンクアドレスを含むため、図１に示した第１の実
施例に比べて、回路構成はシンプルであり、ハードウェ
ア量も少なくなる。
スレジスタ２２及びリードアドレス一致検出回路２３
は、バンクアドレスを含むため、図１に示した第１の実
施例に比べて、回路構成はシンプルであり、ハードウェ
ア量も少なくなる。
【００２２】なお、以上に説明した実施例は、メモリが
複数バンクで構成されている場合における本発明の適用
例であるが、本発明はこのことに限定されることはな
く、メモリが１バンクであってもよい。その場合には、
第１の実施例におけるバンクデコーダ１、セレクタ２、
ビジーセレクタ８及びデータセレクタ１２、また第２実
施例の２におけるバンクデコーダ２１及びデータセレク
タ２８は不要となる。
複数バンクで構成されている場合における本発明の適用
例であるが、本発明はこのことに限定されることはな
く、メモリが１バンクであってもよい。その場合には、
第１の実施例におけるバンクデコーダ１、セレクタ２、
ビジーセレクタ８及びデータセレクタ１２、また第２実
施例の２におけるバンクデコーダ２１及びデータセレク
タ２８は不要となる。
【００２３】また、以上に説明したメモリ制御回路を組
み込んだ記憶装置、夫れは基本的な主記憶装置であって
も、また拡張記憶装置であってよいが、そのような記憶
装置は容易に構成できる。さらに、このような記憶装置
をコンピュータに組み込むことも容易である。
み込んだ記憶装置、夫れは基本的な主記憶装置であって
も、また拡張記憶装置であってよいが、そのような記憶
装置は容易に構成できる。さらに、このような記憶装置
をコンピュータに組み込むことも容易である。
【００２４】
【発明の効果】本発明の効果は、同一アドレスにメモリ
読み出しアクセスが連続した時、メモリスループットを
向上可能とすることである。その理由は、同一アドレス
にメモリ読み出しアクセスが連続した時、先行リクエス
トにより読み出されたデータを保持しておき、後続の同
一アドレスの読み出しリクエストはメモリにはアクセス
は行わず、先行して読み出したデータを使用するからで
ある。このように同一アドレスが連続することは、例え
ば、スーパーコンピュータにおける行列計算で頻発する
ので、この効果は大きい。
読み出しアクセスが連続した時、メモリスループットを
向上可能とすることである。その理由は、同一アドレス
にメモリ読み出しアクセスが連続した時、先行リクエス
トにより読み出されたデータを保持しておき、後続の同
一アドレスの読み出しリクエストはメモリにはアクセス
は行わず、先行して読み出したデータを使用するからで
ある。このように同一アドレスが連続することは、例え
ば、スーパーコンピュータにおける行列計算で頻発する
ので、この効果は大きい。
【図１】本発明の第１の実施例を示す。
【図２】本発明の第２の実施例を示す。
【図３】従来例を示す。
１，２１ バンクデコーダ ２ セレクタ ３ 比較回路 ４ ＡＮＤゲート ５，２５ コマンド／アドレスレジスタ ６ バンクビジーカウンタ ７，２７ 読み出しデータレジスタ ８ ビジーセレクタ ９ バンクビジー回路 １０，２６ メモリバンク １１ ＮＯＲゲート １２，２８ データセレクタ ２２ 先行命令コマンド／アドレスレジスタ ２３ リードアドレス一致検出回路 ２４ インバータ ３１ 第１レジスタ ３２ 第２レジスタ ３３ 比較器 ３４ 制御回路 ３５ ＤＲＡＭ制御部
Claims (6)
- 【請求項１】 同一アドレスにメモリ読み出しリクエス
トが連続した時に、先行の読み出しリクエストにより読
み出されたデータを保持しておき、後続の同一アドレス
の読み出しリクエストに対しては、メモリリクエストを
行わず、前記保持データを読み出すことを特徴とするメ
モリ制御回路。 - 【請求項２】 Ｎ(Ｎ≧２）個のメモリバンクを有する
メモリ装置のメモリ制御回路において、各メモリバンク
の最新アドレス情報を入力としメモリリクエスト要求の
アクセス先バンクアドレスをセレクト信号とするセレク
タと、 該セレクタの出力とメモリリクエストの読み出しアドレ
ス情報とを比較する比較回路とを設け、前記同一アドレ
スを検出することを特徴とする請求項１記載のメモリ制
御回路。 - 【請求項３】 メモリアクセス開始時に所定のバンクビ
ジー時間をセットしてクロックサイクル毎にカウントダ
ウンすることにより、カウンタ値が”０”の時にバンク
ビジー解除となるバンクビジーカウンタと、該バンクビ
ジーカウンタの出力を入力としメモリリクエスト要求の
アクセス先バンクアドレスをセレクト信号とするビジー
セレクタと、 該ビジーセレクタによってセレクトされるメモリリクエ
ストのアクセス先バンクがビジーである時バンクビジー
を検出するバンクビジー回路とを設け、 前記同一アドレスを検出してもバンクビジー検出時に
は、メモリリクエストのアクセス先バンクを起動しない
ことを特徴とする請求項２記載のメモリ制御回路。 - 【請求項４】 前記バンクビジーと前記コマンド・アド
レス一致信号のＮＯＲ論理を取るＮＯＲゲートと、 該ＮＯＲゲートの出力とメモリリクエストの論理積をと
るアンドゲートと、 該アンドゲートの出力信号をイネーブルとしてメモリリ
クエストのバンクアドレスをデコードし、メモリリクエ
ストのアクセス先バンクの起動信号を生成するバンクデ
コーダを設けたことを特徴とする請求項３記載のメモリ
制御回路。 - 【請求項５】 前記バンク起動信号をセット信号として
メモリバンクに対してコマンド／アドレス情報を出力す
るコマンド／アドレスレジスタと、 メモリバンクからの読み出しデータを取り込む読み出し
データレジスタと、 各メモリバンクに対応して有している読み出しデータレ
ジスタを選択するデータセレクタとを設けたことを特徴
とする請求項４記載のメモリ制御回路。 - 【請求項６】 請求項１記載のメモリ制御回路を有する
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353141A JPH11184751A (ja) | 1997-12-22 | 1997-12-22 | メモリ制御回路及びメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9353141A JPH11184751A (ja) | 1997-12-22 | 1997-12-22 | メモリ制御回路及びメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184751A true JPH11184751A (ja) | 1999-07-09 |
Family
ID=18428842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9353141A Pending JPH11184751A (ja) | 1997-12-22 | 1997-12-22 | メモリ制御回路及びメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11184751A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102566213A (zh) * | 2010-11-19 | 2012-07-11 | 株式会社理光 | 图像投影设备、存储器控制设备、激光投影机和存储器访问方法 |
-
1997
- 1997-12-22 JP JP9353141A patent/JPH11184751A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102566213A (zh) * | 2010-11-19 | 2012-07-11 | 株式会社理光 | 图像投影设备、存储器控制设备、激光投影机和存储器访问方法 |
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