JPH1091431A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH1091431A JPH1091431A JP26560896A JP26560896A JPH1091431A JP H1091431 A JPH1091431 A JP H1091431A JP 26560896 A JP26560896 A JP 26560896A JP 26560896 A JP26560896 A JP 26560896A JP H1091431 A JPH1091431 A JP H1091431A
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- Japan
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Abstract
(57)【要約】
【課題】 ＣＰＵの動作クロックの周波数に関係なく所
定のウェイト時間を実現できる制御回路を備えたデータ
処理装置を提供する。 【解決手段】 メモリに記憶されたプログラム命令に基
づいてプログラムを実行するＣＰＵを備えたデータ処理
装置において、プログラム命令を記憶しておくプログラ
ムメモリ１と、プログラムメモリ１に記憶されているプ
ログラム命令に基づいてプログラムを実行するＣＰＵ２
と、ウェイト時間を設定するウェイト時間レジスタ３
と、ＣＰＵ２からアクセスがあったとき、ウェイト時間
レジスタ３に設定されたウェイト時間をＣＰＵ２の動作
クロックとは独立したクロックによって計数し、上記ウ
ェイト時間に達するとＣＰＵ２に対しＲＥＡＤＹ信号を
出力するウェイト時間カウンタ４とを備えた。
定のウェイト時間を実現できる制御回路を備えたデータ
処理装置を提供する。 【解決手段】 メモリに記憶されたプログラム命令に基
づいてプログラムを実行するＣＰＵを備えたデータ処理
装置において、プログラム命令を記憶しておくプログラ
ムメモリ１と、プログラムメモリ１に記憶されているプ
ログラム命令に基づいてプログラムを実行するＣＰＵ２
と、ウェイト時間を設定するウェイト時間レジスタ３
と、ＣＰＵ２からアクセスがあったとき、ウェイト時間
レジスタ３に設定されたウェイト時間をＣＰＵ２の動作
クロックとは独立したクロックによって計数し、上記ウ
ェイト時間に達するとＣＰＵ２に対しＲＥＡＤＹ信号を
出力するウェイト時間カウンタ４とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ、ディジタル複写機、ファクシミリ装置など、Ｃ
ＰＵ（マイクロプロセッサ）を用いたデータ処理装置に
係り、特にプログラムに基づいたＣＰＵ実行時のウェイ
ト時間をＣＰＵの動作クロックの周波数に無関係に得る
ことができる制御回路を備えたデータ処理装置に関する
ものである。
ュータ、ディジタル複写機、ファクシミリ装置など、Ｃ
ＰＵ（マイクロプロセッサ）を用いたデータ処理装置に
係り、特にプログラムに基づいたＣＰＵ実行時のウェイ
ト時間をＣＰＵの動作クロックの周波数に無関係に得る
ことができる制御回路を備えたデータ処理装置に関する
ものである。
【０００２】
【従来の技術】一般に、ＣＰＵを備えたデータ処理装置
においては、各種処理及び制御動作を行う過程で、入出
力装置の制御などのために所定の待ち（ウェイト）時間
を必要とする場合がある。このようなウェイト時間を得
る方法として、所定の命令を所定回数くり返す方法があ
るが、この方法では、ＣＰＵの種類や動作クロックの周
波数が変更される度毎に上記のくり返しの回数を変更し
なければならないという問題がある。そのため、特開平
４−７７３９号公報に示された命令実行時間制御方式で
は、ＣＰＵの動作クロックに関係なくウェイト時間が一
定のレジスタをキャッシュメモリに取り込まない領域に
定義し、上記レジスタの内容を読み取るリード命令をく
り返すことにより所定のウェイト時間を確保するように
している。
においては、各種処理及び制御動作を行う過程で、入出
力装置の制御などのために所定の待ち（ウェイト）時間
を必要とする場合がある。このようなウェイト時間を得
る方法として、所定の命令を所定回数くり返す方法があ
るが、この方法では、ＣＰＵの種類や動作クロックの周
波数が変更される度毎に上記のくり返しの回数を変更し
なければならないという問題がある。そのため、特開平
４−７７３９号公報に示された命令実行時間制御方式で
は、ＣＰＵの動作クロックに関係なくウェイト時間が一
定のレジスタをキャッシュメモリに取り込まない領域に
定義し、上記レジスタの内容を読み取るリード命令をく
り返すことにより所定のウェイト時間を確保するように
している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
特開平４−７７３９号公報に示された命令実行時間制御
方式においては、どのようにしてＣＰＵの動作クロック
の周期に比べ充分に長い一定のウェイト時間を得るのか
について何ら提示されていない。この公報に開示の技術
では、もしも、上記ウェイト時間が充分に長くないなら
ば、得られるウェイト時間はＣＰＵの動作クロックの周
期、つまり上記クロックの周波数の影響を受けてしまう
ことになる。本発明の課題は、上記のような従来の技術
の問題を解決し、リード命令を繰り返すことなく、ＣＰ
Ｕの動作クロックの周波数に関係なく所定のウェイト時
間を得ることができるデータ処理装置を提供することに
ある。
特開平４−７７３９号公報に示された命令実行時間制御
方式においては、どのようにしてＣＰＵの動作クロック
の周期に比べ充分に長い一定のウェイト時間を得るのか
について何ら提示されていない。この公報に開示の技術
では、もしも、上記ウェイト時間が充分に長くないなら
ば、得られるウェイト時間はＣＰＵの動作クロックの周
期、つまり上記クロックの周波数の影響を受けてしまう
ことになる。本発明の課題は、上記のような従来の技術
の問題を解決し、リード命令を繰り返すことなく、ＣＰ
Ｕの動作クロックの周波数に関係なく所定のウェイト時
間を得ることができるデータ処理装置を提供することに
ある。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１記載の発明は、メモリに記憶されたプロ
グラム命令に基づいてプログラムを実行するＣＰＵを備
えたデータ処理装置において、プログラム命令を記憶し
ておくプログラムメモリと、このプログラムメモリに記
憶されているプログラム命令に基づいてプログラムを実
行するＣＰＵと、ウェイト時間を設定するウェイト時間
レジスタと、前記ＣＰＵからアクセスがあったとき、前
記ウェイト時間レジスタに設定されたウェイト時間を前
記ＣＰＵの動作クロックとは独立したクロックによって
計数し、前記ウェイト時間に達するとＣＰＵに対しＲＥ
ＡＤＹ信号を出力するウェイト時間カウンタとを備えた
ことにより、二つのプログラム命令によりＣＰＵの動作
クロックとは無関係に、所望のウェイト時間が得られる
ようにした。また、請求項２記載の発明では、請求項１
記載の発明において、前記ＣＰＵがウェイト時間レジス
タへのウェイト時間の書き込みを行うと、前記ウェイト
時間カウンタがその書き込みを認知して前記ウェイト時
間の計数を直ちに開始するように構成したことにより、
一つのプログラム命令により、ＣＰＵの動作クロックと
は無関係に、所望のウェイト時間が得られるようにし
た。また、請求項３記載の発明では、請求項１又は２記
載の発明において、ウェイト時間カウンタが割り込みの
発生を監視する割込み監視手段を備え、ウェイト動作
中、すなわち前記ウェイト時間の計数動作中に割込みの
発生を認知した場合には、ウェイト動作を直ちに中断
し、その旨を前記ＣＰＵに通知するように構成したこと
により、ウェイト動作中に割込み要求が発生すれば、ウ
ェイト動作を中断し、割込み処理を行うようにした。
めに、請求項１記載の発明は、メモリに記憶されたプロ
グラム命令に基づいてプログラムを実行するＣＰＵを備
えたデータ処理装置において、プログラム命令を記憶し
ておくプログラムメモリと、このプログラムメモリに記
憶されているプログラム命令に基づいてプログラムを実
行するＣＰＵと、ウェイト時間を設定するウェイト時間
レジスタと、前記ＣＰＵからアクセスがあったとき、前
記ウェイト時間レジスタに設定されたウェイト時間を前
記ＣＰＵの動作クロックとは独立したクロックによって
計数し、前記ウェイト時間に達するとＣＰＵに対しＲＥ
ＡＤＹ信号を出力するウェイト時間カウンタとを備えた
ことにより、二つのプログラム命令によりＣＰＵの動作
クロックとは無関係に、所望のウェイト時間が得られる
ようにした。また、請求項２記載の発明では、請求項１
記載の発明において、前記ＣＰＵがウェイト時間レジス
タへのウェイト時間の書き込みを行うと、前記ウェイト
時間カウンタがその書き込みを認知して前記ウェイト時
間の計数を直ちに開始するように構成したことにより、
一つのプログラム命令により、ＣＰＵの動作クロックと
は無関係に、所望のウェイト時間が得られるようにし
た。また、請求項３記載の発明では、請求項１又は２記
載の発明において、ウェイト時間カウンタが割り込みの
発生を監視する割込み監視手段を備え、ウェイト動作
中、すなわち前記ウェイト時間の計数動作中に割込みの
発生を認知した場合には、ウェイト動作を直ちに中断
し、その旨を前記ＣＰＵに通知するように構成したこと
により、ウェイト動作中に割込み要求が発生すれば、ウ
ェイト動作を中断し、割込み処理を行うようにした。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は本発明に係るデータ
処理装置の第１の実施の形態における主要部の構成を示
すブロック図である。同図に示すように、第１の実施の
形態のデータ処理装置は、一連のプログラム命令を記憶
しておくプログラムメモリ１と、このプログラムメモリ
１に記憶されているプログラム命令に基づいてプログラ
ムを実行するＣＰＵ（マイクロプロセッサ）２と、ウェ
イト時間を設定するウェイト時間レジスタ３と、上記Ｃ
ＰＵ２からアクセスがあったとき、上記ウェイト時間レ
ジスタ３に設定されたウェイト時間を計数し上記ウェイ
ト時間に達するとＣＰＵ２に対しＲＥＡＤＹ信号を出力
するウェイト時間カウンタ４とを備えている。図２に本
発明に係るデータ処理装置の第１の実施の形態における
タイミングチャートを、図３に第１の実施の形態におけ
る動作フローを示す。また、図４に各実施の形態に共通
のタイミングチャートを示す。ＣＰＵ２のバスサイクル
は、図４に示すように、ＣＰＵ２がＡＳ（アドレススト
ロープ）信号と共にアドレス信号をアドレスバスに出力
することから始まり、上記アドレス信号によりアドレッ
シングされたメモリやＩ／ＯポートがＣＰＵ２へＲＥＡ
ＤＹ信号を返すことで終了する。
を参照して詳細に説明する。図１は本発明に係るデータ
処理装置の第１の実施の形態における主要部の構成を示
すブロック図である。同図に示すように、第１の実施の
形態のデータ処理装置は、一連のプログラム命令を記憶
しておくプログラムメモリ１と、このプログラムメモリ
１に記憶されているプログラム命令に基づいてプログラ
ムを実行するＣＰＵ（マイクロプロセッサ）２と、ウェ
イト時間を設定するウェイト時間レジスタ３と、上記Ｃ
ＰＵ２からアクセスがあったとき、上記ウェイト時間レ
ジスタ３に設定されたウェイト時間を計数し上記ウェイ
ト時間に達するとＣＰＵ２に対しＲＥＡＤＹ信号を出力
するウェイト時間カウンタ４とを備えている。図２に本
発明に係るデータ処理装置の第１の実施の形態における
タイミングチャートを、図３に第１の実施の形態におけ
る動作フローを示す。また、図４に各実施の形態に共通
のタイミングチャートを示す。ＣＰＵ２のバスサイクル
は、図４に示すように、ＣＰＵ２がＡＳ（アドレススト
ロープ）信号と共にアドレス信号をアドレスバスに出力
することから始まり、上記アドレス信号によりアドレッ
シングされたメモリやＩ／ＯポートがＣＰＵ２へＲＥＡ
ＤＹ信号を返すことで終了する。
【０００６】本発明の第１の実施の形態では、図４に示
すようなバスサイクルが終了する毎に、ＣＰＵ２はプロ
グラムメモリ１より、ウェイト時間レジスタ３（Ｉ／Ｏ
ポート１）にウェイト時間、つまりカウント数Ｎを書き
込むライト命令を取得する。その後、図３のフローを実
行し、ＣＰＵ２は次のバスサイクルでＡＳ信号と共にＩ
／Ｏポート１を示すアドレス信号を出力することにより
（図２参照）ウェイト時間レジスタ３にカウント数Ｎを
書き込む（Ｓ１）。この書き込みが終了すると、ウェイ
ト時間レジスタ３はＣＰＵ２へＲＥＡＤＹ信号を返して
このバスサイクルを終了させる。続いて、ＣＰＵ２はウ
ェイト時間カウンタ４（Ｉ／Ｏポート２）に対し次の命
令、例えばリード命令を出す（Ｓ２）。そうすると、ウ
ェイト時間カウンタ４はウェイト時間レジスタ３に設定
されたカウント数Ｎを自らに設定する動作を実行し、引
き続きカウント数をＮから１づつ減らすカウントダウン
を実行する（図２参照）。そして、ウェイト時間カウン
タ４の値が０になったとき、ＣＰＵ２に対しＲＥＡＤＹ
信号を出す（図２参照）。なお、このカウントダウンの
ためのクロックには、ＣＰＵ２の動作クロックとは独立
したクロックが用いられる。このように、第１の実施の
形態によれば、従来のようにリード命令を繰り返すこと
なく、ＣＰＵ２の動作クロックの周波数とは無関係に、
所望のウェイト時間で一つの命令の実行が完了（ＲＥＡ
ＤＹ信号の送出）するような命令によったプログラミン
グが可能になる。
すようなバスサイクルが終了する毎に、ＣＰＵ２はプロ
グラムメモリ１より、ウェイト時間レジスタ３（Ｉ／Ｏ
ポート１）にウェイト時間、つまりカウント数Ｎを書き
込むライト命令を取得する。その後、図３のフローを実
行し、ＣＰＵ２は次のバスサイクルでＡＳ信号と共にＩ
／Ｏポート１を示すアドレス信号を出力することにより
（図２参照）ウェイト時間レジスタ３にカウント数Ｎを
書き込む（Ｓ１）。この書き込みが終了すると、ウェイ
ト時間レジスタ３はＣＰＵ２へＲＥＡＤＹ信号を返して
このバスサイクルを終了させる。続いて、ＣＰＵ２はウ
ェイト時間カウンタ４（Ｉ／Ｏポート２）に対し次の命
令、例えばリード命令を出す（Ｓ２）。そうすると、ウ
ェイト時間カウンタ４はウェイト時間レジスタ３に設定
されたカウント数Ｎを自らに設定する動作を実行し、引
き続きカウント数をＮから１づつ減らすカウントダウン
を実行する（図２参照）。そして、ウェイト時間カウン
タ４の値が０になったとき、ＣＰＵ２に対しＲＥＡＤＹ
信号を出す（図２参照）。なお、このカウントダウンの
ためのクロックには、ＣＰＵ２の動作クロックとは独立
したクロックが用いられる。このように、第１の実施の
形態によれば、従来のようにリード命令を繰り返すこと
なく、ＣＰＵ２の動作クロックの周波数とは無関係に、
所望のウェイト時間で一つの命令の実行が完了（ＲＥＡ
ＤＹ信号の送出）するような命令によったプログラミン
グが可能になる。
【０００７】図５は本発明に係るデータ処理装置の第２
の実施の形態における主要部の構成を示すをブロック図
である。この第２の実施の形態のウェイト時間レジスタ
３とウェイト時間カウンタ４は共通のＩ／Ｏポートを有
している。そして、第１の実施の形態ではウェイト時間
レジスタ３に対するＩ／Ｏ命令（Ｓ１）を出した後、ウ
ェイト時間カウンタ４に対するＩ／Ｏ命令（Ｓ２）を出
すというように、ＣＰＵ２は２回のＩ／Ｏ命令を必要と
していたのを、図６に示すように、１回のＩ／Ｏ命令
（Ｓ11）だけで実現している。つまり、ＣＰＵ２が共通
のＩ／Ｏポートに対してカウント数Ｎを書き込んだと
き、上記Ｉ／ＯポートからＣＰＵ２に対して直ちにＲＥ
ＡＤＹ信号を出さずに、ウェイト時間レジスタ３はウェ
イト時間カウンタ４に対してカウント開始を指示する。
そうすると、ウェイト時間カウンタ４はウェイト時間レ
ジスタ３からカウント数Ｎを取得し、そのカウント数Ｎ
から１づつ減じるカウントダウンを開始する。そして、
ウェイト時間カウンタ４の値が０になると、ＣＰＵ２に
対しＲＥＡＤＹ信号を出す。このように第２の実施の形
態によれば、一つのＩ／Ｏ命令を出すだけのプログラム
で所望のウェイト時間を実現することができる。
の実施の形態における主要部の構成を示すをブロック図
である。この第２の実施の形態のウェイト時間レジスタ
３とウェイト時間カウンタ４は共通のＩ／Ｏポートを有
している。そして、第１の実施の形態ではウェイト時間
レジスタ３に対するＩ／Ｏ命令（Ｓ１）を出した後、ウ
ェイト時間カウンタ４に対するＩ／Ｏ命令（Ｓ２）を出
すというように、ＣＰＵ２は２回のＩ／Ｏ命令を必要と
していたのを、図６に示すように、１回のＩ／Ｏ命令
（Ｓ11）だけで実現している。つまり、ＣＰＵ２が共通
のＩ／Ｏポートに対してカウント数Ｎを書き込んだと
き、上記Ｉ／ＯポートからＣＰＵ２に対して直ちにＲＥ
ＡＤＹ信号を出さずに、ウェイト時間レジスタ３はウェ
イト時間カウンタ４に対してカウント開始を指示する。
そうすると、ウェイト時間カウンタ４はウェイト時間レ
ジスタ３からカウント数Ｎを取得し、そのカウント数Ｎ
から１づつ減じるカウントダウンを開始する。そして、
ウェイト時間カウンタ４の値が０になると、ＣＰＵ２に
対しＲＥＡＤＹ信号を出す。このように第２の実施の形
態によれば、一つのＩ／Ｏ命令を出すだけのプログラム
で所望のウェイト時間を実現することができる。
【０００８】図７は本発明の第３の実施の形態のデータ
処理装置における主要部の構成を示すブロック図、図８
は第３の実施の形態における動作フロー図である。この
実施の形態のウェイト時間カウンタ４ａは内部に割込み
監視部６を備え、入出力装置５からの割込みの発生を監
視する。そして、割込みの発生を認知すると、ウェイト
動作を中断し、その旨をＣＰＵ２に通知する。以下、図
８などにより、この第３の実施の形態の動作を説明す
る。まず、ＣＰＵ２によりウェイト時間レジスタ３（Ｉ
／Ｏポート１）にカウント数Ｎが書き込まれる（Ｓ２
１）。続いて、ＣＰＵ２はウェイト時間カウンタ４ａ
（Ｉ／Ｏポート２）にリード命令を出し、ウェイトを開
始し、ウェイト時間カウンタ４ａはカウント数Ｎの計数
を開始する（Ｓ２２）。こうして、ウェイト時間カウン
タ４ａのカウントダウンが実行されているときに、入出
力装置５からウェイト時間カウンタ４ａに割込みが入っ
たとする。そうすると、ウェイト時間カウンタ４ａ内の
割込み監視手段６がこの割込みを認知し、それによりウ
ェイト時間カウンタ４ａはウェイト動作（カウントダウ
ン）を中断し、ＣＰＵ２にＲＥＡＤＹ信号を返し割込み
により中断した旨をＣＰＵ２に通知する（Ｓ２３）。Ｃ
ＰＵ２は上記の通知を受けると入出力装置５からの割込
み要求を受け付け、割込み処理を実行する（Ｓ２４）。
そして、割込み処理が終了すると、再びＩ／Ｏポート２
にアクセスする。こうして、ウェイト時間カウンタ４ａ
はカウントダウンを再開し、カウントを終了するとＲＥ
ＡＤＹ信号を返す（Ｓ２５）。このように、第３の実施
の形態によれば、ウェイト時間カウンタ４ａがウェイト
動作中であっても、そのとき発生した割込み要求がＣＰ
Ｕ２によって受け付けられるので、リアルタイム処理が
可能になる。
処理装置における主要部の構成を示すブロック図、図８
は第３の実施の形態における動作フロー図である。この
実施の形態のウェイト時間カウンタ４ａは内部に割込み
監視部６を備え、入出力装置５からの割込みの発生を監
視する。そして、割込みの発生を認知すると、ウェイト
動作を中断し、その旨をＣＰＵ２に通知する。以下、図
８などにより、この第３の実施の形態の動作を説明す
る。まず、ＣＰＵ２によりウェイト時間レジスタ３（Ｉ
／Ｏポート１）にカウント数Ｎが書き込まれる（Ｓ２
１）。続いて、ＣＰＵ２はウェイト時間カウンタ４ａ
（Ｉ／Ｏポート２）にリード命令を出し、ウェイトを開
始し、ウェイト時間カウンタ４ａはカウント数Ｎの計数
を開始する（Ｓ２２）。こうして、ウェイト時間カウン
タ４ａのカウントダウンが実行されているときに、入出
力装置５からウェイト時間カウンタ４ａに割込みが入っ
たとする。そうすると、ウェイト時間カウンタ４ａ内の
割込み監視手段６がこの割込みを認知し、それによりウ
ェイト時間カウンタ４ａはウェイト動作（カウントダウ
ン）を中断し、ＣＰＵ２にＲＥＡＤＹ信号を返し割込み
により中断した旨をＣＰＵ２に通知する（Ｓ２３）。Ｃ
ＰＵ２は上記の通知を受けると入出力装置５からの割込
み要求を受け付け、割込み処理を実行する（Ｓ２４）。
そして、割込み処理が終了すると、再びＩ／Ｏポート２
にアクセスする。こうして、ウェイト時間カウンタ４ａ
はカウントダウンを再開し、カウントを終了するとＲＥ
ＡＤＹ信号を返す（Ｓ２５）。このように、第３の実施
の形態によれば、ウェイト時間カウンタ４ａがウェイト
動作中であっても、そのとき発生した割込み要求がＣＰ
Ｕ２によって受け付けられるので、リアルタイム処理が
可能になる。
【０００９】
【発明の効果】以上説明したように、請求項１記載の発
明では、二つのプログラム命令により、ＣＰＵの動作ク
ロックとは無関係に、所望のウェイト時間を得ることが
できるので、所望のウェイト時間が簡単に得られ、且つ
ＣＰＵの種類や動作クロックが変更になっても同一ウェ
イト時間を維持するための変更作業を行う必要がない。
また、請求項２記載の発明では、一つのプログラム命令
により、ＣＰＵの動作クロックとは無関係に、所望のウ
ェイト時間が得られるので、所望のウェイト時間をさら
に簡単に得ることができ、且つＣＰＵの種類や動作クロ
ックが変更になっても同一ウェイト時間を維持するため
の変更作業を行う必要がない。また、請求項３記載の発
明では、上記の効果に加え、ウェイト動作中に割込み要
求が発生すれば、ウェイト動作を中断し、割込み処理が
行われるので、リアルタイム処理が可能になる。
明では、二つのプログラム命令により、ＣＰＵの動作ク
ロックとは無関係に、所望のウェイト時間を得ることが
できるので、所望のウェイト時間が簡単に得られ、且つ
ＣＰＵの種類や動作クロックが変更になっても同一ウェ
イト時間を維持するための変更作業を行う必要がない。
また、請求項２記載の発明では、一つのプログラム命令
により、ＣＰＵの動作クロックとは無関係に、所望のウ
ェイト時間が得られるので、所望のウェイト時間をさら
に簡単に得ることができ、且つＣＰＵの種類や動作クロ
ックが変更になっても同一ウェイト時間を維持するため
の変更作業を行う必要がない。また、請求項３記載の発
明では、上記の効果に加え、ウェイト動作中に割込み要
求が発生すれば、ウェイト動作を中断し、割込み処理が
行われるので、リアルタイム処理が可能になる。
【図１】本発明に係るデータ処理装置の第１の実施の形
態における主要部の構成を示すブロック図である。
態における主要部の構成を示すブロック図である。
【図２】本発明に係るデータ処理装置の第１の実施の形
態におけるタイミングチャートである。
態におけるタイミングチャートである。
【図３】本発明の第１の実施の形態におけるデータ処理
装置要部の動作内容を示すフロー図である。
装置要部の動作内容を示すフロー図である。
【図４】本発明の各実施の形態に共通のタイミングチャ
ート図である。
ート図である。
【図５】本発明に係るデータ処理装置の第２の実施の形
態における主要部の構成を示すブロック図である。
態における主要部の構成を示すブロック図である。
【図６】本発明の第２の実施の形態におけるデータ処理
装置要部の動作内容を示すフロー図である。
装置要部の動作内容を示すフロー図である。
【図７】本発明に係るデータ処理装置の第３の実施の形
態における主要部の構成を示すブロック図である。
態における主要部の構成を示すブロック図である。
【図８】本発明の第３の実施の形態におけるデータ処理
装置要部の動作内容を示すフロー図である。
装置要部の動作内容を示すフロー図である。
１ プログラムメモリ、２ ＣＰＵ（マイクロプロセッ
サ）、３ ウエイト時間レジスタ、４ ウエイト時間カ
ウンタ、５ 入出力装置、６ 割込み監視部。
サ）、３ ウエイト時間レジスタ、４ ウエイト時間カ
ウンタ、５ 入出力装置、６ 割込み監視部。
Claims (3)
- 【請求項１】 メモリに記憶されたプログラム命令に基
づいてプログラムを実行するＣＰＵを備えたデータ処理
装置において、プログラム命令を記憶しておくプログラ
ムメモリと、このプログラムメモリに記憶されているプ
ログラム命令に基づいてプログラムを実行するＣＰＵ
と、ウェイト時間を設定するウェイト時間レジスタと、
前記ＣＰＵからアクセスがあったとき、前記ウェイト時
間レジスタに設定されたウェイト時間を前記ＣＰＵの動
作クロックとは独立したクロックによって計数し、前記
ウェイト時間に達するとＣＰＵに対しＲＥＡＤＹ信号を
出力するウェイト時間カウンタとを備えたことを特徴と
するデータ処理装置。 - 【請求項２】 前記ウェイト時間カウンタは、前記ＣＰ
Ｕが上記ウェイト時間レジスタへのウェイト時間の書き
込みを行うと、それを認知して直ちに前記ウェイト時間
の計数を開始する機能を有することを特徴とする請求項
１記載のデータ処理装置。 - 【請求項３】 前記ウェイト時間カウンタは、割込みの
発生を監視する割込み監視手段を備え、前記ウェイト時
間の計数動作中に割込みの発生を認知すると、その計数
動作を中断し、その旨を前記ＣＰＵに通知することを特
徴とする請求項１又は２記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26560896A JPH1091431A (ja) | 1996-09-13 | 1996-09-13 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26560896A JPH1091431A (ja) | 1996-09-13 | 1996-09-13 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1091431A true JPH1091431A (ja) | 1998-04-10 |
Family
ID=17419505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26560896A Pending JPH1091431A (ja) | 1996-09-13 | 1996-09-13 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1091431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010525436A (ja) * | 2007-04-17 | 2010-07-22 | エックスモス リミテッド | 時限ポート |
-
1996
- 1996-09-13 JP JP26560896A patent/JPH1091431A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010525436A (ja) * | 2007-04-17 | 2010-07-22 | エックスモス リミテッド | 時限ポート |
| KR101486027B1 (ko) * | 2007-04-17 | 2015-01-28 | 엑스모스 엘티디 | 타이밍 포트 |
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